Scribd Logo
Unggah

Selamat datang di Scribd!

  • Full Adder With Simulation Verilog Code

    Diunggah oleh

    Satyam Sharma
    7 tayangan2 halaman

    Judul Asli

    full_adder_with_simulation_verilog_code.txt

    Hak Cipta

    © © All Rights Reserved

    Format Tersedia

    TXT, PDF, TXT atau baca online dari Scribd

    Apakah menurut Anda dokumen ini bermanfaat?

    Apakah konten ini tidak pantas?

    Laporkan Dokumen Ini

    Hak Cipta:

    © All Rights Reserved
    Unduh sebagai TXT, PDF, TXT atau baca online dari Scribd
    Tandai sebagai konten tidak pantas
    7 tayangan2 halaman

    Full Adder With Simulation Verilog Code

    Diunggah oleh

    Satyam Sharma

    Hak Cipta:

    © All Rights Reserved
    Unduh sebagai TXT, PDF, TXT atau baca online dari Scribd
    Tandai sebagai konten tidak pantas
    dari 2

    `timescale 1ns / 1ps

    // Module Name: fulladder01sim

    module fulladder01sim( );
    reg a,b,c;
    fulladder01 inst(a,b,c,s,c1);
    initial
    begin
    a=0;
    b=0;
    c=0;
    #20;
    c=1;
    #20;
    b=1;
    c=0;
    #20;
    c=1;
    #20;
    a=1;
    b=0;
    c=0;
    #20;
    c=1;
    #20;
    b=1;
    c=0;
    #20;
    c=1;
    end

    `timescale 1ns / 1ps

    // Module Name: fulladder01sim


    /

    module fulladder01sim();
    reg a,b,c;
    fulladder01 inst(a,b,c,s,c1);
    initial
    begin
    a=0;
    b=0;
    c=0;
    #20;
    c=1;
    #20;
    b=1;
    c=0;
    #20;
    c=1;
    #20;
    a=1;
    b=0;
    c=0;
    #20;
    c=1;
    #20;
    b=1;
    c=0;
    #20;
    c=1;
    end
    endmodule

    Anda mungkin juga menyukai