Anda di halaman 1dari 24

LAPORAN PRAKTIKUM

PRAKTIK DIGITAL
FLIP-FLOP

AISYA AMALIA NUR AINI


NIM. 17502244012

PENDIDIKAN TEKNIK ELEKTRONIKA


FAKULTAS TEKNIK
UNIVERSITAS NEGERI YOGYAKARTA
2018
A. TUJUAN

Mahasiswa diharapkan dapat:


1. Memahami kerja rangkaian Latch yang tersusun dari gerbang NAND.
2. Memahami kerja rangkaian Latch yang tersusun dari gerbang NOR.
3. Memahami cara kerja rangkaian Clocked R-S Flip-Flop dari NAND Gate dan NOR
Gate.
4. Menjelaskan sifat dan cara kerja rangkaian D Flip-Flop dari NAND Gate.
5. Menjelaskan sifat dan cara kerja rangkaian D Flip-Flop yang menggunakan IC tipe
7474.
6. Menjelaskan sifat dan cara kerja rangkaian J-K Flip-Flop dengan menggunakan IC
tipe 7473.
7. Merangkai dan menganalisa rangkaian T Flip-Flop.
8. Menjelaskan sifat dan cara kerja rangkaian T Flip-Flop.
B. TEORI SINGKAT

LATCH (PENAHAN / PENGUNCI)

1. NAND GATE LATCH


Rangkaian dasar Flip-Flop dapat disusun dari dua buah NAND gate atau NOR
gate. Apabila disusun dari NAND gate, disebut dengan NAND gate latch atau secara
sederhana disebut latch, seperti ditunjukkan pada gambar 7.1 (a). Dua buah NAND gate
disilangkan antara output NAND gate-1 dihubungkan dengan salah satu input NAND
gate-2, dan sebaliknya. Output gate (output latch) diberi nama Q dan Q’. Pada kondisi
normal kedua output tersebut saling berlawanan. Input latch diberi nama SET dan
RESET.
Gambar 7.1 (b) menunjukkan symbol dari NAND gate latch.
SET
Q

S Q

R Q’
Q'
RESET R Q’

(a) (b)
Gambar 7. 1. NAND gate latch

Tabel kebenaran

Set Reset Keluaran FF

1 1 Q (takberubah)
0 1 Q = 1; Q’ = 0
1 0 Q = 0; Q’ = 1
0 0 Tak Tentu
Ikhtisar dari NAND gate latch :
1. SET = 0, RESET = 1 selalu menghasilkan Q = 1, tanpa mempedulikan keadaan
output FF sebelumnya. Ini disebut mengeset atau stting FF pada keadaan 1 atau
keadaan tinggi.
2. SET = 1, RESET = 0 selalu menghasilkan Q = 0, tanpa mempedulikan keadaan
output FF sebelumnya. Ini disebut mereset FF pada keadaan 0 atau keadaan
rendah.
3. SET = 1, RESET = 1 tidak mempengaruhi keadaan FF. FF tetap berada pada
keadaan sebelumnya.
4. SET = 0 , RESET = 0 adalah keadaan tak menentu dan tidak seharusnya
digunakan.
2. NOR GATE LATCH
Dua buah NOR gate yang saling disilangkan dikenal sebagai NOR gate latch,
dengan dua buah output Q dan Q’ yang saling berlawanan serta dua buah input SET dan
RESET, seperti ditunjukkan pada gambar 7.2. Jika logika 1 diberikan pada input S,
maka kondisi ini menyebabkan FF di set ke 1 (Q=1). Jika logika 1 diberikan ke input R,
maka kondisi ini menyebabkan FF di reset ke 0 (Q=0).
SET
Q'

RESET Q

Gambar 7.2 NOR gate Latch


Tabel kebenaran
Set Reset Keluaran FF

0 0 Q (tak berubah)

1 0 Q = 1; Q’ = 0

0 1 Q = 0; Q’ = 1

1 1 Tak Tentu

Ikhtisar dari NOR gate latch :


1. SET = 1, RESET = 0 selalu menghasilkan Q = 1, tanpa mempedulikan keadaan
output FF sebelumnya. Ini disebut mengeset atau stting FF pada keadaan 1 atau
keadaan tinggi.
2. SET = 0, RESET = 1 selalu menghasilkan Q = 0, tanpa mempedulikan keadaan
output FF sebelumnya. Ini disebut mereset FF pada keadaan 0 atau keadaan rendah.
3. SET = 0, RESET = 0 tidak mempengaruhi keadaan FF. FF tetap berada pada
keadaan sebelumnya.
4. SET = 1 , RESET = 1 adalah keadaan tak menentu dan tidak seharusnya digunakan.
5. harga 1 pada SET atau RESET, yang digunakan untuk mengubahnkeadaan FF, dapat
merupakan suatu tegangan DC atau pulsa sesaat.
CLOCKED R-S FLIP-FLOP
1. Clocked RS Flip-Flop dengan NOR gate
Clocked RS Flip-Flop merupakan suatu latch yang dilengkapi dengan sebuah
terminal untuk pulsa clock. Pulsa clock tersebut akan mengatur keadaan SET ataupun
RESET dari Flip-Flop ini, yang juga tergantung dari keadaan logik pada terminal-
terminal input R dan S nya.

Apabila pulsa clock berada pada keadaan logik 0, maka perubahan keadaan logik
pada terminal input R dan S tidak akan mengakibatkan perubahan pada output Q dan
Q’.
Tetapi bila pulsa clock berada pada keadaan logik 1, maka perubahan-perubahan
pada input R dan S akan mengakibatkan perubahan pada ouput Q dan Q’. Perubahan
tersebut sesuai dengan sifat latch pembentuknya.

Clocked RS Flip-Flop akan berada pada keadaan SET (Q=1) bila pulsa clock
berada pada keadaan 1 dan input S juga berada pada keadaan logik 1. Sedangkan
keadaan RESET (Q=0) akan terjadi jika pulsa clock berada pada keadaan logik 1 dan
input R juga berada pada keadaan logik 1.

2. Clocked RS Flip-Flop dengan NAND gate


Selain dengan menggunakan NOR gate, Clocked RS Flip-Flop juga dapat dibentuk
dengan menggunakan NAND gate. Clocked RS Flip-Flop akan berada pada keadaan
SET (Q=1) bila pulsa clock berada pada keadaan 1 dan input S juga berada pada
keadaan logik 1. Sedangkan keadaan RESET (Q=0) akan terjadi jika pulsa clock berada
pada keadaan logik 1 dan input R juga berada pada keadaan logik 1.
D FLIP-FLOP
1. D Flip-Flop dengan NAND gate
D Flip-Flop merupakan suatu RS Flip-Flop yang ditambah dengan suatu inverter
pada RERET inputnya. Sifat dari suatu D FF adalah : Output Q akan berada pada
keadaan logik SET (Q=1) bila input D dan pulsa clock dalam keadaan logik 1. Dan
bilamana input D dalam keadaan logik 1, maka D FF ini akan berada dalam keadaan
RESET (Q=0)
Jika Clock berada pada kondisi logik 0, maka perubahan logik pada input D tidak
akan mempengaruhi kondisi outputnya.
2. D Flip-Flop dengan IC 7474
Didalam sebuah IC tipe 7474, terdapat 2 buah DFF yang memiliki terminal
CLEAR dan PRESET. Apabila diberikan logik 0 ke terminal CLEAR maka output Q
akan berada keadaan logik 0. Jika terminal PRESET diberi logik 0, maka output Q akan
berada pada keadaan logik 1 (SET).
Fungsi dari terminal-terminal input lainnya, yaitu Clock dan Data (D), sama
dengan D FF biasa. Keadaan-keadaan logik yang terdapat pada input D akan diteruskan
ke output Q pada saat pulsa clock berubah dari keadaan logik 0 ke keadaan logik 1.
D FF ini dapat digunakan untuk membuat rangkaian-rangkaian antara lain shift
register, counter.

CLOCKED J-K FLIP-FLOP

Gambar 10.1. (a) menunjukkan sebuah clocked JK FF yang ditrigger oleh sisi menuju
positip dari pulsa clock. Input-input J dan K mengontrol keadaan FF dengan cara yang
sama seperti input-input S dan R kecuali satu perbedaan utama : keadaan J = K = 1 tidak
menghasilkan suatu output yang tidak menentu. Untuk keadaan ini FF akan selalu berada
dalam keadaan yang berlawanan.

J Q

CLK

K Q’
(a)
Q' (b)

Gambar .10.1 Clocked JK Flip-Flop

Bekerjanya FF ini ditunjukkan oleh bentuk gelombang pada gambar 10.2, yang dapat
dianalisa sebagai berikut :

1. Mula-mula semua input adalah 0 dan output Q sama dengan 1.


2. Apabila terjadi sisi menuju positip dari pulsa clock pertama berlangsung pada kondisi J=0
dan K=1, maka output Q=0
3. Pulsa clock kedua mendapatkan J=0 dan K=0 pada saat melakukan transisi positipnya, ini
menyebabkan output Q tetap pada kondisi sebelumnya yaitu Q=0.
4. Pulsa clock ketiga mendapatkan J=1 dan K=0 pada saat melakukan transisi positipnya, ini
menyebabkan output Q=1.
5. Pulsa clock keempat mendapatkan J=1 dan K=1 pada saat melakukan transisi positipnya,
ini menyebabkan FF toggle sehingga output Q berlawanan dari kondisi sebelumnya , yaitu
menjadi Q=0.
1
CLOCK 1 2 3 4
0

1
J
0
1
K
0

1
Q
0

Gambar 10.2. Bentuk gelombang

Dari bentuk gelombang ini hendaknya diperhatikan bahwa FF tidak terpengaruh oleh
sisi menuju negatip dari pulsa clock. JK FF adalah jauh lebih baik dari pada SRFF karena
tidak mempunyai keadaan kerja yang tidak menentu. Keadaan J=K=1, yang menghasilkan
operasi toggle, sangat banyak ditemukan pemakaiannya di dalam semua jenis alat hitung
biner. Oleh Karena itu, JKFF digunakan secara luas pada hamper semua sistem-sistem
digital.

T FLIP-FLOP

 T (Toggle) Flip-Flop dapat dibentuk dari modifikasi clocked RS FF, D FF, maupun J-K
FF. T FF memiliki sebuah terminal masukan input, yaitu T input dan 2 buah terminal
keluaran yaitu Q dan Q’
 T FF banyak digunakan pada rangkaian – rangkaian counter, pulse generator, frekuensi
divider. Karena pemakaiannya relative lebih mudah disbanding dengan Flip flop jenis
lain yang memiliki banyak terminal input. Pada penggunaan sebagai pembagi frekuensi,
maka satu tingkat T FF berfungsi sebagai pembagi 2.
 Apabila diberikan pulsa-pulsa kontinyu pada terminal T input maka pada output-
outputnya akan diperoleh pulsa-pulsa kontinyu dengan frekuensi sebesar setengah dari
inputnya. Jadi setiap 2 buah pulsa input akan menghasilkan sebuah pulsa output. Pada
percobaan ini dibuat suatu rangkaian T FF dengan menggunakan JK FF.
C. BAHAN DAN BAHAN
1. Laptop / komputer
2. Aplikasi electronics Workbench
3. IC TTL tipe : SN 7400 (NAND Gate)
4. IC TTL tipe : SN 7402 (NOR Gate)
5. IC TTL tipe : SN 7408 (AND Gate)
6. IC TTL tipe : SN 7432 (OR Gate)
7. IC TTL tipe : SN 7404 (NOT Gate)
8. IC TTL tipe : SN 7474 (D FF)
9. IC TTL tipe : SN 7473 (J-K FF)
D. LANGKAH KERJA
LATCH (PENAHAN / PENGUNCI)
1. Buatlah rangkaian seperti pada gambar 7.1 (a)

Gambar 7.1 a
2. Berilah input Set (S) dan Reset (R) dengan menggunakan input logic pada digital
trainer.
3. Amati dan catat logika Q dan Q’ untuk setiap perubahan input.
4. Catat hasilnya pada table percobaan.
5 Ulangi langkah 1-4 untuk gambar 7.2 (a)

Gambar 7.2 a
CLOCKED R-S FLIP-FLOP
1. Buatlah rangkaian seperti pada gambar 9.1.
Gambar 9.1 Clocked RS Flip-Flop dengan NAND Gate
2. Hubungkan terminal input S , R dan Clock ke unit input yang ada pada trainer
digital.
3. Periksa kembali semua rangkaian, jika sudah benar nyalakan power supply
4. Berikanlah masukan logik seperti pada tabel keterminal input S, R, dan Clock. Catat
kondisi outputnya.
5. Matikan power supply.
6. Buatlah rangkaian seperti pada gambar 9.2.

Gambar 9.2 Clocked RS Flip-Flop dengan NOR Gate


7. Hubungkan terminal input S , R dan Clock ke unit input yang ada pada trainer
digital.
8. Periksa kembali semua rangkaian, jika sudah benar nyalakan power supply
9. Berikanlah masukan logik seperti pada tabel keterminal inpur S, R, dan Clock. Catat
kondisi outputnya.
10. Matikan power supply.
D FLIP-FLOP
1. Buatlah rangkaian seperti pada gambar 9..1
2. Gambar 9.1 D FF dari NAND gate
3. Hubungkan terminal input D dan Clock ke terminal input logik pada trainer digital
4. Periksa kembali semua rangkaian, jika sudah benar nyalakan power supply
5. Berikanlah masukan logik seperti pada tabel keterminal input D dan Clock. Catat
kondisi outputnya.
6. Matikan power supply.
7. Buat rangkaian seperti pada gambar 9.2
8. Hubungkan terminal input D, Clock, PRESET dan CLEAR ke terminal input logik
pada trainer digital
9. Periksa kembali semua rangkaian, jika sudah benar nyalakan power supply
10. Berikanlah masukan logik seperti pada tabel keterminal input D , Clock., PRESET
dan CLEAR . Catat kondisi outputnya.

11. Matikan power supply.


Gambar 9.2. D Flip-Flop dengan IC 7474
CLOCKED J-K FLIP-FLOP
1. Buatlah rangkaian seperti pada gambar 10.3.
Gambar. 10.3. J – K Flip Flop

2. Hubungkan terminal input J , K , Clock dan Clear ke unit input yang ada pada
trainer digital.
3. Periksa kembali semua rangkaian, jika sudah benar nyalakan power supply
4. Selanjutnya berikanlah keadaan-keadaan logik input seperti pada tabel, kondisi Clear
pada logik 0 , amati kondisi outputnya.
5. Ulangi percobaan tersebut untuk Clear = 1, amati kondisi outputnya.
6. Berikanlah masukan logik seperti pada tabel keterminal input S, R, dan Clock. Catat
kondisi outputnya.
T FLIP FLOP
1. Buatlah rangkaian seperti pada gambar 11.

Gambar 11. T Flip-Flop dari J K Flip-Flop


2. Hubungkan terminal input J, K dan Clock ke terminal input logik pada trainer digital
3. Periksa kembali semua rangkaian, jika sudah benar nyalakan power
4. Berikanlah masukan logik seperti pada tabel keterminal, dan Catat kondisi outputnya.
E. GAMBAR RANGKAIAN
1. Rangkaian NAND Latch

Rangkaian NOR Latch

2. Rangkaian RS Flip-Flop NAND

Rangkaian RS Flip-Flop NOR


3. Rangkaian D Flip-Flop (NAND)

Rangkaian D FlipFlop dengan IC7474

4. Rangkaian JK Flip Flop

5. Rangkaian T Flip-Flop
F. DATA PERCOBAAN dan ANALISIS
1. LATCH (PENAHAN / PENGUNCI)
Pada rangkaian NAND gate latch apabila Set diberi logik 1 dan Reset diberi logik
1 maka outputnya Q dan Q’ adalah Tak berubah. Bila Set diberi logik 0 dan Reset
diberi logik 1 maka outputnya Q adalah 1 dan Q’adalah 0. Bila Set yang di input
berlogik 1 dan Reset di input logik 0 maka outputnya Q adalah 0 dan Q’ adalah 1.
Sedangkan jika Set dan Reset yang di input berlogik 0 maka outputnya Q dan Q’
adalah x(tak tentu).

Tabel 1 Percobaan NAND Gate Latch


SET RESET NAND Gate
Q Q’
1 1 Q Q
0 1 1 0
1 0 0 1
0 0 x x

Pada rangkaian NOR gate latch apabila Set dan Reset yang diinput berlogic 1
maka outputnya Q dan Q’ adalah x. Apabila Set 0 dan Reset 1 maka Keluaran Nor
gate Q adalah 0 dan Q’ adalah 1. Apabila Set 1 dan Reset 0 maka Keluaran Nor
gate Q adalah 1 dan Q’ adalah 0. Sedangkan bila Set dan Resetnya berlogic 0
maka outputnya Q dan Q’ adalah Tak Berubah.

Tabel 2 percobaan NOR Gate latch


NOR GATE
SET RESET
Q Q’
1 1 x x
0 1 0 1
1 0 1 0
0 0 Q Q

2. CLOCKED R-S FLIP-FLOP


Pada rangkaian RS flip flop dengan NAND Gate,semua output akan berlogic x
(tak tentu) keculi jika inputya
1) S adalah 0, R adalah 1 dan clock 1
2) S adalah 1, R adalah 0 dan clock 1
3) S adalah 0, R adalah 1 dan clock 1
Dan akan berlogic tak berubah jika S,R dan clocknya berinput 1
Sedangkan pad rangkaian NOR Gate , semua output akan berlogic x(tak tentu)
kecuali jika inputnya
1) S = 0, R = 1 dan clocnya 1
2) S = 1, R= 0 dan clocknya 1
Dan berlogic tak berubah jia S= 0, R= 0 dan clocknya 1
Tabel 2 Percobaan rangkaian RS FF
INPUT OUPUT NAND OUTPUT NOR
S R Clock Q Q’ Q Q’
0 0 0 X X X X
0 0 1 X X Q Q
0 1 0 X X X X
0 1 1 0 1 0 1
1 0 0 X X X X
1 0 1 1 0 1 0
1 1 0 X X X X
1 1 1 Q Q X X
0 0 0 X X X X
0 0 1 X X Q Q
0 1 0 X X X X
0 1 1 0 1 0 1

3. D FLIP-FLOP
Pada rangkaian D Flip-Flop NAND gate ini, apabila Input D dan Clock adalah 0
maka outputnya Q dan Q’ berlogic X (Tak Tentu). Jika inputnya adalah D = 0,
dan Clock = 1 maka outputnya adalah Q = 0 dan Q’ = 1. Jika inputnya D = 1,
Clock = 0 maka keluaran Q dan Q’= X( Tak Tentu). Sedangkan untuk input D
dan Clock = 1 maka keluaran Q = 1 dan Q’= 0.

Tabel 3. D Flip-Flop NAND Gate


INPUT OUPUT
D Clock Q Q’
0 0 X
0 1 0 1
1 0 X
1 1 1 0
0 0 X
0 1 0 1
1 0 X
1 1 1 0

Pada rangkaian D FF dengan IC 7474, output akan berlogic X (tak tentu) jika
inputnya berlogic
a) Clock dan D berlogic 1.
b) Clock=0, D=1.
c) Clock=1, D=0.
Namun Q akan berlogic 0 jika semua input berlogic 0 ataupun Clock=0, dan D=1. Q
akan berlogic 1 jika:
a) semua inputnya berlogic 0 atau 1
b) Clock=0, D=1, c) Clock=1, D=0
Tabel 4 D Flip-Flop dengan IC 7474

RESET CLEAR INPUT OUTPUT


CLOCK D Q Q’
0 0 0 0 1 1
0 0 0 1 1 1
0 1 1 0 1 0
0 1 1 1 1 0
1 0 0 0 0 1
1 0 0 1 0 1
1 1 1 0 X x
1 1 0 1 x x
1 1 1 1 X x

4. CLOCKED J-K FLIP-FLOP


Pada rangkaian JK Flip-flop ini jika clear = 0 output akan berlogic Q = 0 dan Q’=
1. Jika clear = 1 output akan berlogic sama dengan clear 0 yaitu Q = 0 dan Q’ = 1
, tetapi jika input J = 0, K=1 dan Clock = 0 akan berlogic X(tak tentu)
Tabel 5 JK Flip-Flop
INPUT OUTPUT CLEAR (0) OUTPUT CLEAR (1)
J K CLOCK Q Q’ Q Q’
0 0 1 0 1 0 1
0 0 0 0 1 0 1
0 1 1 0 1 0 1
0 1 0 0 1 0 1
1 0 1 0 1 0 1
1 0 0 0 1 0 1
1 1 1 0 1 0 1
1 1 0 0 1 x
1 0 1 0 1 0 1
1 0 0 0 1 0 1
1 1 1 0 1 0 1
1 1 0 0 1 x

5. T FLIP-FLOP
Pada rangkaian T Flip Flop ini merupakan rangkaian JK yang berinput 1 semua,
jika berinput 1 otomatis output Q berlogic 1 .
Tabel 6 Percobaan rangkaian T FF

INPUT OUTPUT
J–K CLOCK Q Q’
1 0 0 1
1 1 0 1
1 0 0 1
1 1 0 1
1 0 0 1
1 1 0 1
1 0 0 1
1 1 0 1
1 0 0 1
1 1 0 1
G. KESIMPULAN
LATCH
Pada rangkaian Latch Dapat disimpulkan bahwa terdapat 2 input yaitu S (Set) dan R
(Reset) yang mana juga mempunyai 2 output yaitu Q dan Q’. Rangkain Flip-flop tersebut
dapat dibentuk dari kombinasi dua gerbang NAND atau gerbang NOR.
RS FLIP FLOP
RS Flip-Flop merupakan flip-flop universal karena memiliki sifat dari flip-flop lainnya.
Simbol logika terbagi tiga input (R, S dan CK). Input R dan S merupakan input data, dan
input clock memindahkan data dari input ke output.
D FLIP FLOP

Rangkaian ini merupakan modifikasi dari SR flip-flop dengan tambahan gerbang


pembalik pada masukan R sehinga R merupakan komplemen dari masukan S.
JK FLIP FLOP
JK Flip-Flop merupakan flip-flop universal karena memiliki sifat dari flip-flop lainnya.
Simbol logika terbagi tiga input (J, K dan CK). Input J dan K merupakan input data, dan
input clock memindahkan data dari input ke output.

Pertanyaan dan jawaban

LATCH
1. Buatlah kesimpulan dari percobaan yang telah dilakukan.
Jawab :
Dapat disimpulkan bahwa terdapat 2 input yaitu S (Set) dan R (Reset) yang mana
juga mempunyai 2 output yaitu Q dan Q’. Rangkain Flip-flop tersebut dapat
dibentuk dari kombinasi dua gerbang NAND atau gerbang NOR.
2. Jelaskan kerja dari rangkaian Latch.
Jawab :
(dianalisis)
3. Jelaskan perbedaan antara NAND latch dengan NOR latch.
Jawab :
pada NAND Latch, jika semua input berlogika 0 maka outputnya menjadi tak
tentu, dan pada NOR Latch jika input 1 maka outputnya tak tentu.

RS FLIP FLOP
1. Terangkan cara kerja rangkaian flip-flop diatas
2. Jelaskan perbedaan yang terdapat diantara rangkaian clocked RS Flip-Flop
dengan RS Flip-Flop biasa.
Jawab :
Perbedaanya terletak pada input pulsa Clock
3. Kesimpulan apa yang dapat diambil dari percobaan diatas.
Jawab :
RS Flip-Flop merupakan flip-flop universal karena memiliki sifat dari flip-flop
lainnya. Simbol logika terbagi tiga input (R, S dan CK). Input R dan S merupakan
input data, dan input clock memindahkan data dari input ke output.

D FLIP FLOP
1. Jelaskan fungsi Clock, Clear dan Preset dari D Flip-Flop.
Jawab :
Preset berfungsi memberikan nilai set awal, Clear memberikan nilai reset awal
dan Clock adalah pengaruh aksi Preset dan Clear pada rangkaian tersebut.
2. Simpulkan percobaan yang telah dilakukan.
Jawab :
Rangkaian ini merupakan modifikasi dari SR flip-flop dengan tambahan gerbang
pembalik pada masukan R sehinga R merupakan komplemen dari masukan S.
JK FLIP FLOP
1. Jelaskan sifat dan cara kerja JK Flip-Flop
Jawab :
(analisis)
2. Buatlah kesimpulan dari percobaan tersebut.
JK Flip-Flop merupakan flip-flop universal karena memiliki sifat dari flip-flop
lainnya. Simbol logika terbagi tiga input (J, K dan CK). Input J dan K merupakan
input data, dan input clock memindahkan data dari input ke output.
T FLIP FLOP
1. Buatlah rangkaian pembagi frekuensi yang mempunyai nilai pembagian 4.
Lampiran