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Diseño Combinatorio con LSI Introducción

Recuerda la "explosión" combinatoria
Luis Parraguez
Circuitos de Alta Escala de Integración
Sección de Sistemas Digitales y Control Memorias de Sólo Lectura (ROM)
Departamento de Electricidad Dispositivos Lógicos Programables (PLD)
Ingeniería, Anzoátegui, UDO Lógica de Arreglos Programables (PAL)
Lógica de Arreglos Genéricos (GAL)
AD DE O
SID R
ER

I EN
UNIV

Circuito Integrado de Aplicaciones Específicas (ASIC)

TE *
*

Sistemas en un Circuito (SOC)

A
V

N
E

E Z U E

¿Recuerda la "explosión" combinatoria? Y ¿Cómo abordamos un caso particular?

x6 x1x0 y6 y1y0
11 1 1 1 0 0
1 0 1 1 1 00
Sumador + 1 1 0 1 1 10
11 0 0 1 0 10
cos6 s2s1s0
xn−1yn−1 x2 y2 x1 y1 x0 y0
Entradas Salidas
x6 ... x0 y6 ... y0 c s6 ... s0
0 0 ... 0 0 ... 0 0 0 ... 0 Sum Sum Sum Sum ci = 0
1 0 ... 0 0 ... 1 0 0 ... 1
... ... ... ... ... ... ... ... ... ... ... co2 co1 co0
co sn−1 s2 s1 s0
16 383 1 ... 1 1 ... 1 1 1 ... 0
Un decodificador gigante y algo más Detalles del Plano de Salidas y Esquema

Dec Plano OR (Programable) Prom 128

I14 O3FFF A13
I13 O3FFE A12
O3FFD A11
I8 O3FFC A10
I7 A9
I6 A8 D7
I5 A7 D6
O3 A6 D5
I1 O2 A5 D4
I0 O1 A4 D3
E O0 A3 D2
A2 D1
A1 D0
A0
E
D0 D1 D2 D3 D4 D5 D6 D7

La alarma con una PROM128 Clasificación básica de las ROM’s

Vcc Plano de Salida
Prom 128 (Mapa de Memoria)
A13
16383 I ROM: Memoria de Sólo Lectura
A12
A11 ... I PROM: Memoria de Sólo Lectura Programable
A10 8 I EPROM: Memoria de Sólo Lectura Programable y
A9
A8 D7
7 X Borrable
A7 D6 6 X I UVEPROM: Memoria de Sólo Lectura
A6 D5 5 X Programable y Borrable con radiación
A5 D4
A4 D3
4 Ultra-Violeta
A3 D2 3
H A2 D1
2
I EEPROM: Memoria de Sólo Lectura Programable
P A1 D0 A y Borrable Electricamente
C A0 1
E 0
Pro D7 D6 D5 D0 D0 D0 D0 D0
PLD’s PLD en forma SDP-And/Or
I Las ROM’s son sólo una sub-familia de los
Dispositivos Lógicos Programables (PLD) In-1 I1 I0
I En general, un PLD consta de dos planos
programables, que pueden ser de tipos diferentes
P0

P1

Pk-1

Om-1 O1 O0

PLD en forma SDP-NAnd/Nand PLD en forma SDP-Nor/Nor

In-1 I1 I0
In-1 I1 I0

P0
P0
P1
P1

Pk-1
Pk −1

Om-1 O1 O0
Om-1 O1 O0
PLD en forma PDS-Or/And PLD en forma PDS-Nand/Nand
In-1 I1 I0
In-1 I1 I0

S0
S0
S1
S1

Sk-1
Sk-1

Om-1 O1 O0
Om-1 O1 O0

PLD en forma PDS-Nor/Nor PLD con Realimentación y Salida Invertida

In-1 I1 I0
In-1 I1 I0

P0
S0 P1
S1

Pk-1
Sk −1

Om-1 O1 O0
Om-1 O1 O0
Lógica de Arreglos Programables (PAL6L16) La Alarma con un PAL6L16
I Constan de un sólo plano programable.
A(H,P,V ) = ∑ (5, 6, 7)
= HPV + HPV + HPV PAL6L16
I5


O15
= HPV ∗ HPV ∗ (HPV ) O14
I4 O13
O12
I5 O11
I3 O10
I4 H I5 O9
P I4 O8
I2
I3 V I3 O7
I2 O6
I1 I2 I1 O5
I0 O4
I1 O3 A
I0 O2
I0 O1
O0

O15 O14 O13 O12 O11 O10 O9 O8 O7 O6 O5 O4 O3 O2 O1 O0

O15 O14 O13 O12 O11 O10 O9 O8 O7 O6 O5 O4 O3 O2 O1 O0

Lógica de Arreglos Genéricos (GAL) ASIC’s

I Proporcionan Macros celdas de salida con:
I Funciones booleanas, elementos de E/S, A/D,
D/A, Control, OpAmp, etc.
I Los PLD’s son sólo una sub-familia de los
Circuitos Integrados de Aplicaciones
Específicas (ASIC).
I El corazón de los ASIC lo forman arreglos de
macro celdas, normalmente entre 2500 y 18000.
I Operan a altas velociades.
I Por ser circuitos grandes y complejos, requieren
de herramientas automatizadas en las fases de
diseño y pruebas (Verilog, VHDL, etc.).
Programación de los ASIC’s Sistemas en un Circuito (SOC)