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Circuitos CMOS: Um resumo

João Canas Ferreira

Junho de 2004

Resumo
Este documento apresenta um resumo elementar do funcionamento dos
circuitos digitais integrados CMOS. São apresentados modelos manuais
aplicáveis aos regimes de funcionamento usuais em circuitos digitais1 .

Conteúdo
1. Medidas de desempenho 1
2. Transístores MOS 3
2.1. Princípio de funcionamento, 3.—2.2. Comportamento estático, 4.—2.3.
Comportamento dinâmico, 12.
3. O inversor CMOS estático 16
3.1. Funcionamento qualitatitvo, 16.—3.2. Comportamento estático, 18.—
3.3. Comportamento dinâmico, 20.—3.4. Dimensionamento dos transístores,
21.—3.5. Influência do sinal de entrada, 25.
4. Portas lógicas complexas CMOS 26
4.1. Características estáticas, 26.—4.2. Características dinâmicas, 28.—4.3.
Tempo de propagação em árvores RC, 28.

1 Medidas de desempenho
O atraso de propagação tp de uma porta digital indica a rapidez com que
esta responde a uma mudança nas suas entradas, i.e., representa o atraso
que afecta o sinal quando passa pela porta. O atraso tp é medido entre
o meio da excursão do sinal de entrada e o meio da excursão do sinal de
saída (ver fig. 1); supõe-se naturalmente que o sinal de saída comuta devido
à comutação de entrada. O atraso associado a uma comutação H→L na
saída designa-se por tpHL ; para uma comutação L→H é tpLH . Em geral,
tpHL 6= tpLH . O atraso tp é a média

tpHL + tpLH
tp =
2

1
Este resumo segue principalmente a exposição da matéria feita em [3].

FEUP/LEEC,PCVLSI 1/30 ver. 0.2, 2003/04


Sec. 1 Medidas de desempenho 2/30

Vin

Entrada

50% 50%

tpLH
tpHL
Vout
Saída

50% 50%

tf tr

Figura 1: Definição de tempo de propagação e de tempos de subida/descida.

O atraso tp é uma métrica artificial sem significado físico próprio, mas,


mesmo assim, de grande utilidade na comparação entre diferentes tecnolo-
gias.
O atraso de propagação é uma função da tecnologia de fabrico e da
topologia do circuito e também dos declives dos sinais de entrada e saída da
porta lógica.
Os tempos de subida (tr ) e descida (tf ) aplicam-se a formas de onda
individuais e definem a rapidez com que o sinal transita entre dois níveis.
Estes tempos são medidos entre os pontos de 10% e de 90% da forma de
onda para evitar incertezas sobre quando a transição começa ou termina.
Ao comparar o desempenho de portas lógicas implementadas em dife-
rentes tecnologias ou com diferentes estilos, é importante não obscurecer os
resultados apresentados com outras influências (fan-in, fan-out, etc.). Ge-
ralmente usa-se um oscilador em anel composto por um número ímpar de
inversores (ver fig. 2). O período de oscilação T é determinado pelo tempo
de propagação através do anel completo de N inversores:

T = 2 × tp × N

v0 v1 v2 v3 v4 v5

Figura 2: Oscilador em anel

FEUP/LEEC, PCVLSI ver. 0.2, 2003/04


Sec. 2 Transístores MOS 3/30

O factor 2 surge porque um ciclo completo requer duas transições em


cada inversor: uma transição H→L e outra L→H. Esta equação só é válida
se 2N tp ≫ (tf + tr ), senão o circuito pode não entrar ou permanecer em
oscilação. Tipicamente são necessários pelo menos cinco inversores.
O oscilador em anel não é um circuito típico; muitas vezes a frequência de
operação atingida por circuitos reais é 50 a 100 vezes inferior (com a excepção
de circuitos cuidadosamente optimizados). Contudo serve para quantificar
diferenças entre tecnologias de fabrico ou técnicas de projecto.
Os circuitos digitais MOS são muitas vezes modelados como uma malha
RC semelhante à apresentada na figura 3. A resposta do circuito a um degrau
de 0 a V é uma exponencial dada pela fórmula

Vout (t) = V (1 − e−t/τ )


A quantidade τ = RC designa-se por constante de tempo do circuito.
R
vout
vin +
− C

Figura 3: Malha RC

O sinal de saída demora t = ln(2) τ = 0.69 τ a atingir um nível de 50%


de V e t = ln(9) τ = 2.2 τ a atingir 90% de V.

2 Transístores MOS
A figura 4 representa um transístor MOS do tipo n, i.e., fonte (S) e dreno
(D) estão dopados com átomos dadores. Em circuitos integrados o substrato
de todos os dispositivos do mesmo tipo está ligado a uma tensão fixa: GND
para NMOS e VDD para PMOS. A descrição desta secção é feita em termos
de transístores NMOS, mas o funcionamento de transístores PMOS é em
tudo equivalente.
2.1 Princípio de funcionamento
Numa primeira análise o transístor MOS pode ser considerado como
um interruptor controlado pela tensão presente no terminal designado como
porta (terminal G da figura 4); sempre que esta tensão ultrapassa um dado
valor (a tensão de limiar VT ) estabelece-se um canal condutor entre fonte
e dreno, o que permite o surgimento de uma corrente eléctrica entre estes
terminais (desde que exista também uma diferença de tensão entre fonte e
dreno).
A condutividade do canal é modulada pela tensão da porta: quanto maior
for a diferença de tensão entre porta e fonte, menor é a resistência do canal

FEUP/LEEC, PCVLSI ver. 0.2, 2003/04


Sec. 2 Transístores MOS 4/30

S + G
D
VGS

-
n+ n+

canal n zona de depleção

substrato p

Figura 4: Transístor NMOS com tensão VGS positiva.

e maior é a corrente. O canal desaparece se a tensão entre porta e fonte for


inferior a VT e, nesse caso, o transístor comporta-se como um interruptor
aberto.
2.2 Comportamento estático
Começamos por analisar a situação VGS = 0 e todos os terminais ligados
a GND (0 V). Então, fonte e dreno constituem junções pn polarizadas com
0 V (ou seja, não-condutoras).
A aplicação de uma tensão positiva à porta (em relação à fonte) provoca
a acumulação de cargas positivas na porta e negativas no substrato; para
valores baixos da tensão este efeito é obtido por repulsão das lacunas da zona
do substrato situada directamente sob a porta, criando assim uma zona de
depleção.
Aumentando a tensão da porta provoca-se a inversão da parte dessa
zona mais próxima da porta (i.e., passa de uma zona tipo p como o restante
substrato para uma zona condutora do tipo n). Este fenómeno designa-se
por inversão forte (strong inversion).
Aumentos maiores da tensão da porta não modificam a zona de depleção
mas resultam na presença de mais electrões na camada de inversão sob o
óxido, atraídos das zonas n+ da fonte e do dreno. Assim, forma-se uma
canal condutor do tipo n entre a fonte e o dreno.
Conforme decorre desta descrição, o funcionamento do transístor é muito
dependente das características físicas da zona de inversão. Por exemplo, a
qualidade da superfície do substrato é absolutamente vital para um bom fun-
cionamento do dispositivo. Também pela mesma razão quaisquer fenómenos
físicos que ocorram na interface substrato/óxido têm grande impacto sobre
as características de funcionamento.
2.2.1 Tensão de limiar
Embora existam fórmulas que permitem obter a tensão de limiar a partir
das características físicas e geométricas do transístor, é mais frequente tomar-
se como um parâmetro empírico dado VT 0 , a tensão de limiar medida com

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Sec. 2 Transístores MOS 5/30

VSB = 0.
Quando existe uma diferença de tensão entre substrato e fonte, a tensão
a que se inicia a inversão forte aumenta. A este fenómeno chama-se efeito
de corpo. A tensão de limiar, em geral, é dada por
p p
VT = VT 0 + γ( | − 2φF + VSB | − |2φF |)
em que γ é o coeficiente de efeito de corpo e φF é o potencial de Fermi, uma
característica do material. Para transístores NMOS
NA
φF = φT ln( )
ni
e para transístores PMOS
ni
φF = φT ln( )
ND
φT é o potencial térmico

kT
φT = = 26 mV a 300 K.
q
Para substratos típicos do tipo P, φF ≈ 0.3 V. Outros valores
√ típicos
para um processo CMOS 0.25 µm: | − 2φF | = 0.6 V, γ = 0.4 V. A tensão
de limiar é positiva para um dispositivo do tipo n típico e negativa para um
dispositivo do tipo p.
2.2.2 Regime linear
Pressuposto: O canal entre fonte e dreno está completo (ver fig. 5).
Assuma-se inicialmente que VGS > VT e que VDS é uma tensão positiva
pequena.

VGS
S G VDS

D ID

n+ V(x) n+
- +

L x

substrato p

Figura 5: Transístor NMOS com canal formado.

A diferença de tensão entre fonte e dreno provoca a passagem de uma


corrente
   
W VDS 2 VDS 2
ID = kn′ (VGS − VT )VDS − = kn (VGS − VT )VDS −
L 2 2

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Sec. 2 Transístores MOS 6/30

em que kn′ é a transcondutância do processo


µn ǫox
kn′ = µn Cox =
tox

O valor kn = kn′ W
L é o factor de ganho do dispositivo (também é repre-
sentado por β).
Para valores pequenos de VDS , o factor quadrático da fórmula de ID pode
ser desprezado, obtendo-se assim uma relação linear entre ID e VDS . Este
regime (ou zona) de operação é designado por regime resistivo ou linear.
2.2.3 Regime de saturação
À medida que VDS aumenta deixa de ser possível assumir que o canal se
estende da fonte ao dreno, já que do lado do dreno a tensão não é suficiente
para manter o canal aberto: VGD ≤ VT . Esta situação ocorre a partir do
ponto para o qual VGS − V (x) < VT (ver figura 6), deixando de existir canal
junto ao dreno (pinch-off ). Este regime de operação é caracterizado por

VGS − VDS ≤ VT

VGS
S G VDS > VGS- VT

D ID

n+ n+
- VGS-VT +

substrato p

Figura 6: Transístor NMOS em saturação.

Neste regime a queda de tensão no canal é fixa (VGS − VT ) e, portanto, a


corrente é constante (os portadores móveis do canal atingem o dreno devido
à aceleração promovida pelo campo eléctrico existente). Pondo VDS = VGS −
VT na equação para a corrente, obtém-se

kn′ W
ID = (VGS − VT )2
2 L
com ID a depender quadraticamente de VGS e independente em primeira
análise de VDS .
2.2.4 Modulação do canal
Na realidade variações de VDS têm influência sobre o comprimento efec-
tivo do canal: o aumento de VDS causa o crescimento da zona de depleção

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Sec. 2 Transístores MOS 7/30

junto ao dreno, reduzindo assim o comprimento efectivo do canal. Este


efeito é geralmente representado pelo parâmetro empírico λ, o parâmetro de
modulação do comprimento do canal. Então, a corrente vem dada por


ID = ID (1 + λ VDS )
em que ID′ representa a corrente obtida pela fórmula da sub-secção anterior

(sem modulação do canal).


Em geral λ é inversamente proporcional ao comprimento do canal, i.e.,
em transístores mais pequenos o efeito é mais pronunciado. Para um processo
CMOS 0.25 µm típico, tem-se λ = 0.06 V −1 para transístores NMOS e λ =
−0.1 V −1 para transístores PMOS.
2.2.5 Saturação de velocidade
O comportamento dos transístores de canal muito curto apresenta des-
vios consideráveis dos regimes resistivo e saturado descritos nas sub-secções
anteriores. A principal causa é um fenómeno designado por saturação de
velocidade. A derivação das equações anteriores assume que a velocidade
dos portadores de carga é proporcional ao campo eléctrico, i.e., a mobilidade
dos portadores é constante. Na realidade quando o campo eléctrico atinge
um valor crítico ξc , a velocidade dos portadores tende a saturar devido às
colisões cada vez mais frequentes com a rede cristalina.
A velocidade de saturação é aproximadamente 105 m/s, tanto para lacu-
nas como para electrões. O valor de ξc depende dos níveis de dopagem,
e varia, para electrões, entre 1 e 5 V/µm. Para um dispositivo NMOS
de 0.25 µm são precisos apenas 2 V para atingir o valor crítico. O valor
do campo eléctrico crítico é superior para lacunas, pelo que os transístores
PMOS são menos susceptíveis a este fenómeno.
A tensão dreno-fonte a partir da qual o efeito de saturação de velocidade
se faz sentir é dada por

VDSAT = κ(VGT ) VGT

com VGT = VGS − VT e


1
κ(v) =
1 + v/(ξc L)
O factor κ(v) é uma medida do grau de saturação.
Para dispositivos de canal curto (L pequeno) e para valores suficiente-
mente elevados de VGT , κ é substancialmente inferior a 1. O transístor entra
em saturação antes de VDS atingir VGS − VT , i.e., antes de entrar no re-
gime de saturação normal (pinch-off ). Consequentemente, estes transístores
operam mais frequentemente em condições de saturação que transístores de
canal longo.
Num modelo aproximado, a corrente ID comporta-se conforme descrito
anteriormente para VDS < VDSAT ; a partir desse valor de VDS a corrente de

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Sec. 2 Transístores MOS 8/30

saturação é dada por

IDSAT = υsat Cox W (VGS − VT − VDSAT /2)

em que υsat é a velocidade constante dos portadores neste regime.


Esta é uma aproximação empírica que funciona bem para circuitos digi-
tais; existem abordagens mais rigorosas.
IDSAT apresenta uma dependência linear de VGS que é claramente dife-
rente da dependência quadrática exibida pelos dispositivos mais longos. O
resultado prático é a redução da corrente que o transístor é capaz de forne-
cer para um dado valor de VDS . Por outro lado, uma redução da tensão de
operação VDD afecta menos os dispositivos curtos que os longos.
2.2.6 Variação da mobilidade
O movimento superficial2 dos portadores é afectado pelo campo eléctrico
perpendicular associado à tensão da porta. Um modelo simples para o fenó-
meno pode ser obtido substituindo a mobilidade “normal” µn pela mobilidade
dada por
µn
µ= .
1 + θ(VGS − VT )
O parâmetro θ é o factor de modulação da mobilidade. Com este modelo,
a transcondutância do transístor passa a ser dada por

kn′ (W/L)
kn = ,
1 + θ(VGS − VT )

i.e. o efeito final é de redução.


2.2.7 Corrente “sub-limiar”
Na realidade, a corrente de dreno do transístor MOS não cai para 0
a VGS = VT . O transístor encontra-se encontra-se antes num regime de
condução “parcial”, a chamada inversão fraca., em que existe uma corrente
pequena, a corrente “sub-limiar” ou “de inversão fraca”: a transição entre
condução e não-condução não é abrupta. A corrente tem uma evolução
exponencial semelhante à que ocorre num transístor bipolar3 .
Neste regime, a corrente pode ser aproximada por
VGS
 V

− kTDS
ID = IS e nkT /q 1−e /q (1 + λVDS ),

em que IS e n ≥ 1 são parâmetros empíricos.


Nas aplicações digitais, a presença desta corrente é indesejável porque
constitui um desvio do comportamento de “interruptor”. A diminuição da
2
O canal é essencialmente uma estrutura superficial.
3
Na ausência de canal, o sistema fonte-substrato-dreno constitui um transístor bipolar
parasita.

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Sec. 2 Transístores MOS 9/30

corrente ID com VGS (para VGS < VT ) é uma medida da qualidade da


tecnologia para aplicações digitais. É frequentemente dada por S, a variação
necessária de VGS para uma redução do valor de ID de um factor de 10:
 
kT
S=n ln(10)
q

em mV/década.
Para n = 1 (a melhor situação) S = 60 mV/dec; para uma situação mais
realista, n = 1.5, tem-se S = 90 mV/dec.
O valor de S aumenta com a temperatura. O valor de n depende da
topologia intrínseca do dispositivo e da sua estrutura.
2.2.8 Variação da tensão de limiar
Para um transístor de canal curto (Lxj , ver a figura 7), as aproximações
feitas para calcular ID deixam de ser válidas (porque assumem que a zona de
depleção é apenas causada por VGS ). Na realidade, o valor de VT 0 é menor.

L xdm
xj n+
n+

zona de depleçäo devida


às junções pn

p (Na)

Figura 7: Transístor de canal curto (variação de VT 0 ).

Para a disposição indicada na figura 7, a redução da tensão de limiar é


s !
x  2xdm
j
(∆VT 0 )SCE = −γ 1+ −1 ,
L xj

resultando em
(VT 0 )SCE = VT 0 − (∆VT 0 )SCE .
O valor de xdm (a altura máxima da zona de depleção induzida) é
s
2ǫSi (2|φF |)
xdm = .
qNa

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Sec. 2 Transístores MOS 10/30

2.2.9 Transístores PMOS


Todas as equações derivadas para transístores NMOS são também váli-
das para transístores PMOS, desde que a polaridade de todas as correntes e
tensões seja invertida.
2.2.10 Modelo simplificado de análise
Juntando as equações obtidas para o funcionamento nos vários regimes
obtém-se um modelo simples, passível de ser aplicado manualmente à análise
de circuitos digitais. Assim, o transístor MOS pode ser modelado por uma
fonte de corrente entre dreno e fonte, com o valor da corrente a ser controlado
pela tensão da porta (ver fig. 8).

G
ID
S D

B
Figura 8: Modelo equivalente do transístor MOS.

ID = 0 se VGT ≤ 0
 2

′W Vmin
ID = k VGT Vmin − (1 + λVDS ) se VGT ≥ 0
L 2
com Vmin = min(VGT , VDS , VDSAT )
VGT = VGS − VT
p p
e VT = VT 0 + γ( | − 2φF + VSB | − |2φF |)
2.2.11 Modelo do transístor como interruptor
Embora o modelo anterior seja aplicável à análise de portas lógicas sim-
ples, o facto de ser não-linear impede a sua utilização manual em situações
mais complexas. Tem assim interesse dispor de um modelo mais simples.
O transístor pode ser modelado como um interruptor com resistência in-
terna (ver fig. 9): se VGS < VT , o interruptor está aberto (ID = 0), senão o
transístor é simplesmente uma resistência Ron .
VGS ≥ VT
Ron
S D
Figura 9: Modelo de transístor como um interruptor.

Em geral Ron varia com o tempo, é não-linear e depende do ponto de


operação do transístor. No estudo do comportamento de comutação de sis-
temas digitais é vantajoso substituir Ron por Req , uma resistência linear e

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Sec. 2 Transístores MOS 11/30

constante escolhida de forma a que o resultado final seja parecido com o que
seria obtido com Ron . Uma abordagem razoável consiste em usar o valor mé-
dio da resistência na região de operação relevante. Mais simples ainda é usar
o valor médio das resistências nos dois extremos do intervalo de interesse:
1
Req = (Ron (t1 ) + Ron (t2))
2
em que t1 e t2 são os instantes do início e do fim da comutação, respectiva-
mente.
Exemplo 2.2.1
Um cenário comum é constituído pela descarga de um condensador de
VDD para GND através de um transístor NMOS com a porta a VDD , con-
forme se mostra na figura 10.

VDS (VDD → VDD /2)

VDD CL

Figura 10: Descarga de um condensador através de um transístor NMOS.

Interessa especialmente a situação em que a tensão nos terminais do


condensador desce para VDD /2 (devido à definição de atraso de propagação).
Assumindo que VDD ≫ VDSAT é legítimo afirmar que o transístor está
em saturação durante toda a transição. Neste caso:
 
1 VDD VDD /2
Req = +
2 IDSAT (1 + λVDD ) IDSAT (1 + λVDD /2)
 
1 VDD 1 1
Req = +
2 IDSAT 1 + λVDD 2(1 + λVDD /2)
Simplificando4 obtém-se
 
3 VDD 5
Req ≈ 1 − λVDD
4 IDSAT 6
com  
2
VDSAT
′W
IDSAT =k (VDD − VT )VDSAT −
L 2
Algumas observações importantes:

• A resistência é inversamente proporcional a W/L;


4
Para simplificar a expressão entre parêntesis, aproxime cada um dos termos pelos dois
primeiros elementos da respectiva série de Taylor (considerando cada termo uma função
de V ) para V = VDD .

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Sec. 2 Transístores MOS 12/30

Variação da resistência

20000
Resistência equivalente de descarga (Ω)

15000

10000

5000

2 4 6 8
Razão W/L

Figura 11: Variação da resistência de descarga equivalente com as dimensões


do canal para uma tecnologia CMOS 0.25 µm.

• Para VDD ≫ VT +VDSAT /2 a resistência é quase independente de VDD .

A figura 11 ilustra mostra a forma como a resistência equivalente Req


varia com a razão W/L.
2.3 Comportamento dinâmico
A resposta dinâmica de um transístor MOS é uma função do tempo que
demora a (des)carregar os condensadores parasitas intrínsecos e o condensa-
dor que representa a carga.
Os condensadores parasitas intrínsecos provêm de três fontes: a estrutura
MOS básica, a carga presente no canal e as regiões de depleção dos díodos
pn contra-polarizados do dreno e da fonte.
2.3.1 A estrutura MOS
Considere-se a estrutura MOS da figura 12. Devido ao fenómeno de difu-
são lateral fonte e dreno tendem a ficar ligeiramente debaixo da porta (uma
sobreposição de comprimento xd ), criando assim condensadores parasitas
lineares com uma capacidade dada por

CGSO = CGDO = Cox xd W = Co W


(CGSO : capacidade gate-to-source devida a sobreposição – overlap.)
Como xd depende apenas do processo de fabrico, é habitual combinar
este parâmetro com Cox , obtendo assim Co , as capacidades por unidade de
largura do transístor.

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Sec. 2 Transístores MOS 13/30

porta
+ +
n p
W
fonte xd xd dreno

Ld

Figura 12: Sobreposição da porta com fonte e dreno.

2.3.2 Carga da zona do canal


O factor parasita mais importante é geralmente a capacidade CGC entre
porta e canal. Esta pode ser dividida em três componentes:

1. CGCS : gate-to-source

2. CGCD : gate-to-drain

3. CGCB : gate-to-bulk

Cada componente tem um comportamento diferente, dependendo da re-


gião de operação e das tensões nos terminais. A variação das contribuições
pode ser explicada pela seguinte análise simples.
Quando o transístor está ao corte, não existe canal e portanto a capa-
cidade total surge entre a porta e o substrato: CGC = CGCB , CGCD =
CGCS = 0.
Na zona resistiva a formação da camada de inversão faz surgir uma ca-
mada condutora entre a porta e o substrato; logo CGCB = 0 e, por razões
de simetria, CGCS = CGCD .
No regime de saturação, o canal está cortado. A capacidade entre porta
e dreno é aproximadamente zero, o mesmo acontecendo com CGCB ; a única
capacidade não nula está entre a fonte e o dreno.
As capacidades dos condensadores parasitas referidos são não-lineares e
variáveis de acordo com o ponto de funcionamento. Numa análise de pri-
meira ordem é possível adoptar uma modelo linear por secções com um valor
constante e linear da capacidade em cada região de operação. A tabela 1
mostra esses valores.

Regime CGCB CGCS CGCD CGC


Corte Cox W L 0 0 Cox W L
Linear 0 Cox W L/2 Cox W L/2 Cox W L
Saturação 0 (2/3)Cox W L 0 (2/3)Cox W L

Tabela 1: Valores das diversas componentes da capacidade devida ao canal.

FEUP/LEEC, PCVLSI ver. 0.2, 2003/04


Sec. 2 Transístores MOS 14/30

dreno
porta N+A

ND
xj W
LS

Figura 13: Vista detalhada da junção de dreno.

2.3.3 Condensadores parasitas das junções


As zonas de depleção das junções pn contra-polarizadas constituem a
terceira origem de condensadores parasitas intrínsecos. A capacidade de jun-
ção (também designada por capacidade de difusão) é não-linear e diminui
à medida que a junção fica menos fortemente contra-polarizada. De acordo
com a figura 13, existem duas contribuição para a a capacidade de junção:

1. A junção de fundo (bottom-plate) formada pela região da fonte (ou


dreno) dopada com concentração ND e o substrato (concentração NA ):

Cbottom = Cj W Ls

em que Cj é a capacidade por unidade de área. Esta junção é abrupta


pelo que o coeficiente a usar é m ≈ 0.5.

2. A junção lateral (side-wall ) formada pela fonte (ND ) e pelo channel-


stop p+ (concentração NA+ ). O nível de dopagem do channel-stop é
superior ao do substrato (NA+ > NA ). Esta junção é gradual e o
coeficiente m varia entre 0.33 e 0.5:

Csw = Csw xj (W + 2Ls )

Como xj é determinado pela tecnologia de fabrico usa-se habitualmente


′ x , a capacidade por unidade linear do perímetro. Notar
Cjsw = Cjsw j
que não existe junção contra-polarizada do lado do canal, pelo que
apenas três lados são contabilizados no perímetro.

A capacidade total de difusão é

Cdif f = Cbottom + Csw


2.3.4 Modelo capacitivo completo
O modelo capacitivo completo está ilustrado na figura 14.
As suas componentes são:

• CGS = CGCS + CGSO

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Sec. 2 Transístores MOS 15/30

CGS CGD

S D

CSB CGB CDB

B
Figura 14: Modelo capacitivo completo do transístor MOS.

contacto do dreno
porta
LD

W
resistência parasita
dreno

Figura 15: Resistência parasita de dreno.

• CGD = CGCD + CGDO

• CGB = CGCB

• CSB = CSdif f

• CDB = CDdif f

2.3.5 Resistências de fonte e dreno


O desempenho dos transístores MOS também pode ser afectado pelas
resistências parasitas de fonte e dreno. A resistência de dreno (ou de fonte,
já que são análogas) é dada por (ver fig. 15):

LD
RD = R✷ + Rc
W
em que Rc é a resistência de contacto e R✷ é a resistência por quadrado da
difusão, com valores típicos entre 20 e 100 Ω/✷. Uma expressão semelhante
pode ser usada para a resistência parasita da fonte.
As resistências em série causam uma degradação do desempenho, porque
reduzem a corrente de dreno (para uma dada tensão VDS ). Para manter

FEUP/LEEC, PCVLSI ver. 0.2, 2003/04


Sec. 3 O inversor CMOS estático 16/30

as resistências parasitas baixas pode fazer-se o transístor mais largo que o


necessário. Outra forma é usar processos CMOS com silicidação. Nestes
processos, fonte e dreno são cobertos com um material de baixa resitividade
(tungsténio ou titânio), o que reduz R✷ para valores entre 1 e 4 Ω/✷. Num
processo deste tipo e fazendo o layout com os devidos cuidados, as resistên-
cias parasitas são desprezáveis.

3 O inversor CMOS estático


O inversor CMOS é o circuito estático mais simples: contém apenas um
transístor PMOS e um NMOS. A sua análise detalhada permite considerar de
forma particularmente directa muitas das questões que se põem para portas
estáticas mais complexas. Para além disso, a análise destas portas pode ser
reduzida à análise de inversores equivalentes (ver sec. 4).
3.1 Funcionamento qualitatitvo
O diagrama de um inversor CMOS estático pode ser visto na figura 16,
juntamente com um modelo baseado na interpretação do transístor MOS
como um interruptor.

Vdd Vdd Vdd

Rp
Vin Vout Vout Vout

CL
Rn

Vin=VDD Vin = 0

Figura 16: Inversor CMOS e modelos.

Quando Vin = VDD , o transístor NMOS está em condução (VGS = VDD )


e o transístor PMOS está ao corte (VGS = 0 V), criando uma ligação di-
recta entre a saída e a massa. Nesta situação, o circuito apresenta um valor
estacionário à saída de 0 V.
Quando Vin = 0 V, dá-se a situação inversa: o transístor PMOS está em
condução (VGS = −VDD e o transístor NMOS está ao corte (VGS = 0 V).
Como se pode ver no circuito equivalente, existe então uma ligação directa
entre a alimentação positiva e a saída do inversor, o que resulta num valor
estacionário à saída igual a VDD .
Este modelo de operação simples permite compreender muitas caracte-
rísticas importantes do inversor CMOS estático, características essas que
também se estendem às outras portas lógicas estáticas:

FEUP/LEEC, PCVLSI ver. 0.2, 2003/04


Sec. 3 O inversor CMOS estático 17/30

1. A variação da tensão de saída tem uma amplitude igual à tensão de


alimentação, o que, da perspectiva de imunidade ao ruído, constitui a
melhor situação possível (i.e., resulta nas margens de ruído maiores).

2. Os níveis lógicos não dependem da dimensão relativa dos transístores


(ratioless gates).

3. Em regime estacionário existe sempre um caminho entre a saída e a


alimentação ou a massa. Consequentemente, um circuito CMOS está-
tico tem uma impedância de saída baixa (∼ alguns kΩ), o que torna
os circuitos menos susceptíveis a ruído e outras perturbações.

4. A resistência de entrada é muito elevada, já que a porta dos transístores


MOS é um isolante quase perfeito. Portanto a corrente em regime
estacionário é nula (i.e., o fan-out é infinito5 ).

5. Em regime estacionário não existe ligação entre alimentação e massa,


logo a porta lógica não consome potência estática.

Para se obter uma noção da curva de transferência de tensão Vout =


f (Vin ) do inversor, deve-se ter em conta de dreno satisfazem a condição
IDSp = −IDSn (a corrente de saída é nula).
Para colocar as curvas IDS = f (VDS num eixo de coordenadas comum é
preciso ter em conta que

VGSp = Vin − V DD = VGSn − VDD

e que
VDSp = Vout − V DD = VDSn − VDD .

Vout NMOS off


PMOS res
Vdd = 2.5

NMOS sat
Vin = 0 Vin = 2.5
IDn PMOS res
Vin = 0.5 Vin = 2
NMOS sat
PMOS sat
Vin = 1.5
Vin = 1
NMOS res
Vin = 1 PMOS sat
Vin = 1.5
NMOS res
Vin = 2 Vin = 0.5 PMOS off
Vdd = 2.5
Vout = VDSn
VDD
O Vin

Figura 17: Curva de transferência de tensão


5
Embora o comportamento em regime estacionário não dependa do fan-out, o compor-
tamento transitório depende! Cf. sec 3.3.1

FEUP/LEEC, PCVLSI ver. 0.2, 2003/04


Sec. 3 O inversor CMOS estático 18/30

A figura 17 mostra a situação. Os pontos que pertencem à curva de


transferência de tensão (DC) são aqueles para os quais as curvas dos dois
transístores se cruzam (para os valores VGSp , VGSn , VDSp e VDSn que verifi-
cam as condições indicadas). A figura mostra vários desses pontos.
Representando os pontos assim encontrados num eixo de coordenadas
Vin ⊥ vout , obtém-se a curva de transferência pretendida (também mostrada
na figura 17). Na curva estão também indicados os regimes de funcionamento
dos dois transístores.
3.2 Comportamento estático
O comportamento estático do inversor CMOS é caracterizado pelo limiar
de comutação VM e pelas margens de ruído.
3.2.1 Limiar de comutação
O limiar de comutação VM é o valor da tensão de entrada para o qual
Vout = Vin . Graficamente é representado pelo ponto de intersecção da recta
Vout = Vin com a curva de transferência de tensão.
Nesta situação, os dois transístores estão em saturação (VGS = VDS ). As-
sumindo adicionalmente que se encontram em saturação de velocidade (i.e.,
são transístores de canal curto: VDSAT < VM − VT ) e ignorando os efeitos
de modulação do canal, obtém-se a seguinte expressão para VM (igualando
as correntes nos dois transístores):
   
VDSAT p
VT n + VDSAT
2
n
+ r V DD + V Tp + 2
VM =
1+r
em que
kp VDSAT p
r=
kn VDSAT n
Se VDD for elevado em comparação com as tensões de limiar e saturação
dos transístores, então
rVDD
VM ≈
1+r
O projectista apenas pode controlar o valor de r, porque kp e kn incluem
as dimensões geométricas dos transístores.
Para se ter VM = VDD /2, é necessário ter r ≈ 1 (o que torna as margens
de ruído para os dois valores lógicos semelhantes, assumindo que |VDSAT p | ≈
|VDSAT n |e|VT n ≈ |TT p |). Para terr perto da unidade, é preciso dimensionar
os transístores de tal maneira que
      ′
W W VDSAT n kn′ W kn
= ≈ .
L p L n VDSAT p kp ′ L n kp′
A equação que dá VM pode ser manipulada para permitir determinar as
dimensões relativas dos transístores em função do valor de VM pretendido:
(W/L)p k ′ VDSAT n (VM − VT n − VDSAT n /2)
= ′ n
(W/L)n kp VDSAT p (VDD − VM + VT p + VDSAT p /2)

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Sec. 3 O inversor CMOS estático 19/30

3.2.2 Margens de ruído


A determinação das margens de ruído (i.e., o cálculo de VIL e VIH , já
que VOH = VDD e VOL = 0 V são conhecidos e fixos) pode ser feita de
forma prática pelo uso de uma aproximação linear por segmentos, conforme
ilustrado na figura 18.

Vout

VOH VDD

VM

VOL
VIL VIH VDD Vin

Figura 18: Margens de ruído

As margens de ruído e a largura da região de transição são, neste caso,


dadas pelas seguintes expressões:

VOH − VOL VDD


VIH − VIL = − =−
g g
VM
VIH = VM −
g
VDD − VM
VIL = VM +
g
NM L = VDD − VIH

NM L = VIL

O ganho g = ∂Vout /∂Vin para VDD = VM , é dado aproximadamente pela


expressão
1 kn VDSATn + kp VDSATp
g=−
ID (VM ) λn − λp
1+r

(VM − VTn − VDSATn /2)(λn − λp )
em que ID (VM ) é a corrente que percorre o inversor para Vin = Vout . A
equação é válida para transístores em saturação de velocidade. Neste caso,
não se pode desprezar a modulação de canal, pois isso levaria a ter g = −∞,

FEUP/LEEC, PCVLSI ver. 0.2, 2003/04


Sec. 3 O inversor CMOS estático 20/30

o que é uma aproximação demasiado grosseira (|g| é da ordem das poucas


dezenas). Esta aproximação não é coerente com a que foi feita para cálculo
de VM , mas isso não afecta a utilidade prática da fórmula6 .
A utilização da aproximação linear da curva de transferência resulta na
estimativa das margens de ruído por excesso.
3.3 Comportamento dinâmico
O comportamento dinâmico do inversor é principalmente caracterizado
pelo tempo que demora a comutar após alteração do sinal de entrada. O
tempo de propagação da alteração é medido entre os pontos médios da curva
de entrada e de saída (cf. sec. 1).
3.3.1 Tempo de propagação
Assumindo que o tempo de propagação é determinado pelo tempo de
carga (ou descarga) do condensador de saída, pode este ser aproximado pelas
expressões (HL: High → Low; LH: Low → High) :

tpHL = ln(2)Reqn CL = 0.69Reqn CL

tpLH = ln(2)Reqn CL = 0.69Reqn CL


Tanto Req como CL são funções não-lineares da tensão de entrada. Neste
modelo, CL inclui os condensadores parasitas intrínsecos dos transístores que
fazem parte do inversor. A carga CL é aproximadamente igual para ambas
as transições.
Para Req , a utilização da resistência média calculada no exemplo 2.2.1
(pág. 11) permite obter uma aproximação razoável.
O tempo médio de propagação é tp = (tpHL + tpLH )/2. Para se obter
tpHL = tpLH deve-se ter Reqn = Reqp . Esta é a mesma condição que se deve
verificar para as margens de ruído serem iguais.
Para determinar a forma como o tempo de propagação pode ser contro-
lado pelo projectista é necessário expandir a expressão de Req na equação de
tp . Para tpHL o resultado é o seguinte (ignorando a modulação de canal):
CL VDD
tpHL = 0.52 .
(W/L)n kn VDSATn (VDD −
′ VTn − VDSATn /2)
Na maior parte dos casos, VDD ≪ VTn + VDSATn /2, e então
CL
tpHL ≈ 0.52
(W/L)n kn′ VDSATn
que é independente de VDD . (As equações para tpLH são análogas.)
O tempo de propagação do inversor pode ser reduzido das seguintes for-
mas:
6
Não esquecer que λp ≤ 0, pelo que g só é infinito se λp = λn = 0

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Sec. 3 O inversor CMOS estático 21/30

1. Reduzindo CL (possivelmente através de uma layout cuidadoso do cir-


cuito).

2. Aumentando a razão W/L. Notar que o aumento desta razão leva ao


aumenta da capacidade de difusão dos drenos e, logo, de CL . Quando
as capacidades intrínsecas dos transístores dominam as extrínsecas
(i.e., a capacidade da pista e das portas dos circuitos “atacados” pelo
inversor), o aumento de W/L deixa de ter efeito sobre o tempo de
propagação.

3. Aumentando VDD . Acima de um certo valor, contudo, VDD deixa de


ter influência sobre o tempo de propagação. De notar que elevar
oVDD afecta negativamente a longevidade dos circuitos, porque o di-
eléctrico da porta do transístor fica sujeito a uma tensão maior.

3.4 Dimensionamento dos transístores


3.4.1 Dimensões relativas PMOS/NMOS
Quais devem ser as dimensões relativas dos transístores P e N de um
inversor para que este seja o mais rápido possível? Em muitos caso usa-se
um transístor NMOS de dimensões mínimas e alarga-se o transístor PMOS
de forma a obter-se uma curva de transferência simétrica e com boas margens
de ruído. Aumentar o transístor PMOS melhor tpLH mas degrada o tempo
tpHL , porque aumenta a capacidade de difusão do nó de saída. Como estão
presentes dois efeitos antagónicos, deve existir um tamanho do transístor
PMOS que optimiza o tempo de propagação.
Nota: Para dimensionar o transístor PMOS basta indicar de quanto deve
ser alargada a sua porta; o comprimento fica constante (dimensão mínima).
A figura 19 mostra um inversor a alimentar um outro de iguais dimensões.
Na situação da figura,

CL = (Cdp1 + Cdn1 ) + (Cgp2 + Cgn2 ) + Cw

Suponhamos que o transístor PMOS é β vezes maior que o transístor


W
NMOS (β = (W/L)p /(W/L)n = Wnp LLnp ). Então as capacidades do transístor
aumentam aproximadamente da mesma forma: Cdp1 ≈ βCdn1 e Cgp2 ≈
βCgn2 . Logo:
CL = (1 + β)(Cdn1 + Cgn2 ) + Cw
e portanto
0.69 Reqp
tp = ((1 + β)(Cdn1 + Cgn2 ) + Cw ) Reqn +
2 β
r
= 0.345 ((1 + β)(Cdn1 + Cgn2 ) + Cw ) Reqn (1 + )
β

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Sec. 3 O inversor CMOS estático 22/30

Vdd Vdd

P2
P1 Cdp1 Cdp2
Cw

Cdn1 Cdn2
N1 N2

Figura 19: Capacidades de um par de inversores.

com r = Reqp /Reqn , a razão entres as resistências equivalentes de transístores


PMOS e NMOS de dimensões iguais.
∂t
Impondo a condição ∂βp = 0, obtém-se
s  
Cw
βopt = r + 1 + .
Cdn1 + Cgn2

Se Cdn1 + Cgn2 ≫ Cw tem-se βopt = r e não βopt = r, como no caso
em que o transístor está em aberto. Portanto, a situação óptima é atingida
para transístores PMOS mais pequenos que o necessário para garantir uma
curva de transferência simétrica.
3.4.2 Dimensionamento de inversores
Determinada a razão entres transístores P e N do mesmo inversor, é pre-
ciso determinar as dimensões absolutas do transístor. Isso equivale a deter-
minar o valor de um factor de aumento S a aplicar às dimensões do inversor
de referência por forma a obter o melhor desempenho, que naturalmente
depende do contexto em que o inversor é usado.
Nota: A análise desta secção pressupõe, apesar do resultado da secção
anterior, que o inversor de referência tem uma curva de transferência simé-
trica. O inversor de referência é geralmente o inversor mais pequeno que
permite obter uma tal curva de transferência.
Para efeitos de análise, é importante distinguir duas componentes de
CL = Cint + Cext :

Cint capacidade de saída intrínseca devida aos transístores do próprio in-


versor (capacidades de difusão);

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Sec. 3 O inversor CMOS estático 23/30

Cext capacidade de saída extrínseca com origem na pista e portas dos tran-
sístores “atacados” pelo inversor (fan-out).

Retomando a equação do atempo de propagação, temos:

tp = 0.69Req (Cint + Cext )

Cext
= 0.69Req Cint (1 + ) = tp0 (1 + Cext /Cint )
Cint
em que tp0 é designado por atraso intrínseco (sem carga).
Ao aumentar um transístor de um factor S (i.e., ao aumentar a largura W
de ambos os transístores Wp → SWp e Wn → SWn ), a capacidade intrínseca
aumenta proporcionalmente Cint = SCintref , enquanto a resistência diminui
Req = Reqref /S (assumindo que o inversor de referência tem Req = Reqn =
Reqp ). Portanto,
 
Cext
tp = 0.69(Reqref /S)(SCintref )(1 + Cext /Cintref ) = tp0 1 +
SCintref

Conclusões:

1. O atraso intrínseco tp0 é independente das dimensões do inversor.

2. O melhor desempenho obtém-se para S → ∞ (o atraso é igual ao


atraso intrínseco). Contudo, qualquer S ≫ Cext /Cintref produz resul-
tados semelhantes, i.e., existe uma valor acima do qual, na prática,
aumentar S não traz benefícios tangíveis (e aumenta a área ocupada
pelo inversor).

Cg,1 (1) (2) (3) (N)


CL

Figura 20: Cadeia de inversores.

O cenário examinado até aqui (i.e., o dimensionamento isolado de inver-


sores) não tem aplicação prática directa, porque aumentar as dimensões de
uma porta lógica afecta (atrasa) as portas lógicas precedentes. Vamos então
considerar uma cadeia de inversores (fig. 20).
Para um inversor, tanto a capacidade de entrada como a componente
intrínseca da capacidade de saída são proporcionais às dimensões físicas.

FEUP/LEEC, PCVLSI ver. 0.2, 2003/04


Sec. 3 O inversor CMOS estático 24/30

Portanto, é válida a relação Cint = γ Cg , em que γ é uma constante de


proporcionalidade que apenas depende do processo de fabrico e é γ ≈ 1 para
processos actuais avançados.
Para um inversor temos então
 
Cext
tp = tp0 1 + = tp0 (1 + f /γ)
γ Cg

com o fan-out efectivo f = Cext /Cg .


O atraso do inversor é apenas função da razão entre a sua capacidade de
saída extrínseca e a sua capacidade de entrada.
No caso da cadeia de inversores, para o j-ésimo inversor Cext = Cg,j+1 e
o seu fan-out efectivo é fj = Cg,j+1 /Cg,j , que, por sua vez, é igual à relação
entre as dimensões dos inversores— (Sj na notação da análise anterior).
Ignorando a capacidade das pistas entre os inversores, o j-ésimo andar
de uma cadeia tem então um atraso
 
Cg,j+1
tp,j = tp0 1 + = tp0 (1 + fj /γ).
γ Cgj

com Cg,N+1 = CL .
O atraso total é:
N N  
X X Cg,j+1
tp = tp,j = tp0 1+
γ Cg,j
j=1 j=1

A equação tem N − 1 incógnitas (Cg,1 etc.). Para obter o tempo de


atraso mínimo, determinam-se N − 1 derivadas parciais e igualam-se a zero
∂tp
( ∂Cg,j = 0), o que resulta em N − 1 restrições

Cg,j+1 Cg,j
= j = 2, 3, ..., N
Cg,j Cg,j-1

ou seja p
Cg,j = Cg,j+1 Cg,j-1 ,
i.e., cada inversor deve ter um tamanho que é a média geométrica dos tama-
nhos dos vizinhos.
Assim, para se ter o menor tempo de propagação, cada inversor deve ter
o mesmo fan-out efectivo f = fj e portanto o mesmo tempo de propagação.
Cada inversor é f vezes maior (mais largo) que o precedente.
Considerando Cg,1 e CL como dados, temos
q √
N
f = N CL /Cg,1 = F .

FEUP/LEEC, PCVLSI ver. 0.2, 2003/04


Sec. 3 O inversor CMOS estático 25/30

O parâmetro F = f N = CL /Cg,1 é designado por fan-out efectivo global.


O tempo de propagação total de uma cadeia de N inversores optimamente
dimensionada é: √
N
tp = N tp0 (1 + F /γ) .
| {z } | {z }
I II
A componente I cresce com o número de andares, enquanto a componente
∂t
II diminui. Para determinar o número óptimo de andares, coloca-se ∂Np = 0,
o que leva à equação √

N
N
F ln F
γ+ F− =0
N
f = e(1+γ/f ) .
Para γ = 0 (a “auto-carga” é ignorada), a equação pode ser resolvida
analiticamente, obtendo-se N = ln F e f = e = 2.718. Para γ 6= 0, a
equação deve ser resolvida numericamente. Para γ ≈ 1 (caso típico), obtém-
se f ≈ 3.6.
Da análise do andamento das curvas do atraso em função de f (para
γ = 1) constata-se que valores de f mais elevados não levam a grandes
alterações do tempo de atraso, mas que valores menores f < fopt degradam
sensivelmente o desempenho. É habitual usar f = 4.
3.5 Influência do sinal de entrada
Nas análises anteriores temos assumido que a tensão de entrada varia
instantaneamente entre 0 V e VDD (e vice-versa). Esta suposição simplifica a
análise, porque implica que os dois transístores não estão simultaneamente
em condução. Na realidade, o sinal de entrada varia gradualmente e, durante
alguns instantes, ambas os transístores estão em condução, o que reduz a
corrente total disponível e aumenta o tempo de propagação.
Empiricamente verifica-se que tp cresce linearmente com tr , o tempo que
o sinal de entrada demora 10% e 90% da sua amplitude (admitindo que
tr é inferior ao tempo de propagação calculado para variações instantâneas
tpinst ). A seguinte fórmula é usada frequentemente para obter um tempo de
propagação “corrigido”:
q
tp = t2pinst + (tr /2)2 .

Para um inversor inserido num circuito, tem-se tr 6= 0 porque o andar


que ataca o inversor não pode impor uma mudança instantânea do seu sinal
de saída: o tempo de propagação depende do fan-in e do fan-out. Para uma
cadeia de inversores, o atraso do j-ésimo andar pode é dado por

tp,j = t′p,j + η t′p,j-1 ,

em que t′p,j é o tempo de propagação associado a uma entrada em degrau


e η é uma constante empírica (η ≈ 0.25): o tempo de propagação de um

FEUP/LEEC, PCVLSI ver. 0.2, 2003/04


Sec. 4 Portas lógicas complexas CMOS 26/30

inversor é igual ao atraso calculado para a situação ideal acrescido de uma


fracção do tempo de propagação ideal do andar precedente.

4 Portas lógicas complexas CMOS


Uma porta lógica estática CMOS tem a estrutura indicada na figura 21.

VDD

PUN Pull-Up Network


I1
I2 F

In

PDN Pull-Down Network

Figura 21: Porta lógica estática CMOS.

A rede de pull-up PUN é realizada por transístores PMOS, a rede de pull-


down PDN por transístores NMOS. Para cada combinação dos valores de
entrada, apenas uma das redes deve conduzir, por forma a garantir um valor
estável à saída. Para garantir esta condição, as redes têm uma organização
topológica dual.
4.1 Características estáticas
As portas lógicas estáticas (complementares) CMOS gozam das mesmas
propriedades do inversor CMOS básico (cf. sec. 3.1). Contudo, a análise
das características das curvas de transferência e das margens de ruído é mais
complicada, porque estes parâmetros dependem do padrão dos valores de
entrada.
A situação geral pode ser ilustrada com a porta NAND de duas entradas
da figura 22. Neste caso existem três situações a considerar para tpHL :

1. A = B = 0 → 1;

2. A = 1, B = 0 → 1;

3. B = 1, A = 0 → 1.

No caso 1, os dois transístores da rede de pull-up contribuem para a


comutação de saída; nos caso 2 e 3 apenas um dos transístores o faz. Por a
rede PMOS ser mais “fraca” nestes casos (i.e., apresentar maior resistência de
entrada), a curva de transferência vem deslocada para a esquerda (fig. 23).
A diferença entre as situações 2 e 3 é explicada por consideração das
diferentes tensões de limiar dos transístores M1 e M2. O transístor M2

FEUP/LEEC, PCVLSI ver. 0.2, 2003/04


Sec. 4 Portas lógicas complexas CMOS 27/30

Vdd

A M3 M4

F
M2
B
int
M1

Figura 22: Porta NAND de duas entradas.

Vout

(1)

(2)
(3)

Vin

Figura 23: Curvas de transferência para uma porta NAND.

está sujeito a efeito de corpo, o que faz aumentar a sua tensão de limiar;
consequentemente, o transístor M2 comuta para valores superiores da tensão
de entrada (quando comparado com M1), o que faz deslocar a transição da
curva VTC (e o ponto VM ) para a direita em relação à situação 2.
De um ponto de vista prático, é preciso caracterizar as curvas de trans-
ferência para as situações extremas. Para isso é necessário identificar os
padrões dos valores de entrada que as produzem e proceder de maneira se-
melhante ao caso do inversor. A análise pode ser simplificada tendo em
atenção que transístores em paralelo equivalem a um transístor de largura
igual à soma das respectivas larguras (admitindo comprimentos iguais) e que
transístores em série equivalem a um transístor cujo comprimento é a soma
dos comprimentos individuais (admitindo larguras iguais).

FEUP/LEEC, PCVLSI ver. 0.2, 2003/04


Sec. 4 Portas lógicas complexas CMOS 28/30

4.2 Características dinâmicas


Numa primeira aproximação, o cálculo do tempo de propagação pode
ser feito como no caso do inversor. Também aqui é necessário determinar
todas as capacidades intrínsecas e substituir os transístores por resistências
equivalentes (ver fig. 24). Tal como sucede para as características estáticas,
também o tempo de atraso depende do padrão de valores da entrada, pelo
que é necessário determinar as situações extremas.
Vdd

RP RP

A B

RN CL

A
RN Cint

Figura 24: Modelo RC de uma porta NAND.

Embora numa análise de primeira ordem se possa ignorar as capacidades


internas (Cint na figura 24), estas podem ter uma influência importante,
especialmente para portas lógicas com fan-in elevado.
Como exemplo considere-se a porta NAND de 4 entradas representada
na figura 25. As capacidades dos nós internos são constituídas não só pelas
capacidades de junção, como também pelas capacidades porta-fonte e porta-
dreno. Para uma rede deste tipo, o atraso pode ser aproximado pela seguinte
expressão:

tpHL = 0.69 (R1 C1 + (R1 + R2 ) C2 + (R1 + R2 + R3 ) C3


+ (R1 + R2 + R3 + R4 ) CL ).

Notar que a resistência equivalente R1 surge em todos os termos, o que torna


o transístor correspondente particularmente importante.
4.3 Tempo de propagação em árvores RC
A expressão para o tempo de atraso da secção anterior é um caso especial
do modelo de atraso de Elmore. Este modelo aplica-se a árvores RC como a
representada na figura 25.

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Sec. 4 Portas lógicas complexas CMOS 29/30

Vdd

Vdd
M5 M6 M7 M8 R5 R6 R7 R8

A B C D A B C D
F

R4 CL

A M4
A

B M3 R3 C3

B
C M2
R2 C2

D M1 C

R1 C1

Figura 25: Modelo RC de uma porta NAND de 4 entradas.

Um circuito constituído por resistências e condensadores é uma árvore


RC se tiver as seguintes propriedades:

1. Existe apenas um nó de entrada (o nó A da figura 25).

2. Todos os condensadores estão ligados a GND.

3. Não existem ciclos constituídos por apenas por resistências.

Em consequência destas propriedades, existe apenas um caminho resis-


tivo entre a entrada e um dado nó. A atraso de Elmore entre a entrada e o
nó i é dado por: X
Tdi = Rj Cdj ,
j∈P (i)

em que P (i) representa o percurso do nó i até à entrada e Cdj é a soma


dos condensadores que ficam a jusante do nó j (i.e., ao longo de todos os
percursos que começam no nó j e vão até aos extremos da árvore).
Para o exemplo da figura, o atraso de Elmore para o nó 5 é:

Td5 = R1 (C1 + C2 + C3 + C4 + C5 + C6 + C7 ) + R2 (C2 + C3 + C4 + C5 )


+ R3 (C3 + C4 + C5 ) + R4 (C4 + C5 ) + R5 C5

O atraso de Elmore é equivalente à constante de tempo de primeira ordem


do circuito (τ = RC) e deve ser usado em vez de τ no cálculo de tpHL e tpLH .

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Sec. 4 Bibliografia 30/30

B R6 6 R7 7 C

C6 C7

A R1 1 R2 2 R3 3 R4 4 R5 5

C1 C2 C3 C4 C5

B TBC C

CB
CB=C6+C7
TBC=R6(C6+C7)+R7C7
A R1 R2 R3 R4 R5

C1 C2 C3 C4 C5

Figura 26: Árvores RC: modelo de Elmore.

Não esquecer que se trata apenas de uma aproximação de primeira ordem,


e que tende a fornecer uma estimativa por excesso do verdadeiro atraso.
A expressão do atraso de Elmore tem uma natureza hierárquica. Uma
parte da árvore (por exemplo, o ramo B → C da figura 25) pode ser repre-
sentado pela sua capacidade total (CB = C6 + C7 ) para fins de cálculo do
seu efeito de carga sobre o ramo principal. Mais ainda, o atraso de Elmore
do ramo B → C pode ser calculado, somando o atraso do ramo desse ramo,
TBC , ao atraso do ponto de origem do ramo, TAB .
Apesar dos erros de aproximação associados a este método de cálculo, o
atraso de Elmore é muito usado em ferramentas de CAD porque pode ser
facilmente calculado.

Bibliografia
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