Sistemas Digitales Problemas 1 Word

SISTEMAS DIGITALES
PREGUNTA Nº1.-
» Para el circuito de la figura Nº1, determinar:
A) Ecuación característica.
B) Tabla de habilitación.
Figura Nº1
Solución
A) Ecuación Característica.-
Para poder hallar la ecuación característica analizaremos el circuito q se nos muestra paso
a paso:
* Se observa en el circuito q hay dos entradas (M y N) y el CLOCK , luego les subsigue los
valores M’ Y N’, y por ultimo encontramos el P y C
* Se sabe que para que el funcionamiento del circuito el P y C deben estar inhabilitados
( y ) de lo contrario no funcionará.
* Luego asumimos q el clock toma el valor de “0” entonces M’= N’= 0 y Qm+1 = Qn, pero
si asumimos q el clock toma el valor de “1” entonces: M’=M y N’=N
* Para que el análisis no sea muy complicado y extenso tomaremos la segunda opción:
CLOCK = 1
* Asemos que M=0 y N=0, entonces M’=0 y N’=0 y en consecuencia Q n+1= Qn y Q’n+1 = Qn’.
* Asemos que M=0 y N=1, entonces M’=0 y N’=1 y en consecuencia Qn+1= 1 y Q’n+1 = 0.
Prof: Utrilla Salazar Dario

Sistemas Digitales 1
* Asemos que M=1 y N=0, entonces M’=1 y N’=0 y en consecuencia Qn+1= 0 y Q’n+1 = 1.
*
Asemo
s que
M=1 y
N=1, entonces M’=1 y N’=1 y en consecuencia Qn+1= N.P. y Q’n+1 = N.P.
Tabla de verdad del circuito
Tabla Nº1
* Para poder hallar M N Qn Qn+1 la ecuación

0
P
0 0 0
M N C CLK Qn+1 Q’n+1
X X 0 1 0 1 1 X
1 N.P. N.P.
X X 0 0 1 1 0 X
1 0 1
X X 0 1 1 0 1 X
1 1 0
0
X X 1 0 0 0 0 ↓ Qn Q’n
0
0 0 1 0 0 0 1 ↑ Qn Q’n
0 1 1 0 1 0 0 ↑
X 1 0
1 0 1 0 1 0 1 X 0 1
↑
1 1 0 0 ↑ N.P. N.P.
característica primero nos guiaremos de la siguiente tabla:
Tabla Nº2
*Aplicamos Karnaugh para “Qn+1”:

* Ecuación Característica:
̅
B) Tabla de Habilitación.-
* La tabla de habilitación lo realizaremos con el siguiente cuadro:
Qn Qn+1 M N
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
Tabla Nº3
* Resumiendo el cuadro anterior se obtiene:
Qn Qn+1 M N
0 0 X 0
0 1 X 1
1 0 1 X
1 1 0 X
Tabla Nº4
PREGUNTA Nº2.-

» Se obtiene un Flip Flop AB (FF-AB) cuya característica de operación se muestra a
continuación:
Figura Nº2
P’ C’ A B CLK Qn+1 Q’n+1
0 0 X X X 1 1
0 1 X X X 1 0
1 0 X X X 0 1
1 1 0 0 ↓ 0 1
1 1 0 1 ↓ Qn Q’n
1 1 1 0 ↓ Q’n Qn
1 1 1 1 ↓ 1 0
A) Diseñar circuito de conversión de FF-AB a FF-JK.

B) Diseñar circuito de conversión de FF-JK a FF-AB.
Solución
* Primero realizaremos la tabla de verdad de Flip Flop AB.-
A B Qn+1
0 0 0 Tabla Nº5
* Luego 0 1 Qn realizaremos la
ecuación 1 0 Q’n característica con la
tabla Nº6 de Flip 1 1 1 Flop AB.-
A B Qn Qn+1
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 1
Tabla Nº6
La ecuación característica del FF-AB es:

̅̅
.... (a)
* La ecuación característica del FF-JK es:

̅̅ ̅
... (b)
* Relacionando (a) y (b):
̅
A) Diseñar circuito de conversión de FF-AB a FF-JK.-
Simulacion del la conversión de FF-AB a FF-JK
Figura
Nº3
A) Diseñar circuito de conversión de FF-JK a FF-AB.-

Simulacion del la conversión de FF-JK a FF-AB
Figura
Nº4
PRE
GUNTA Nº3.-
»Analizando la estructura interna del IC 555 y su operación en modo astable, desarrollar:
A) Demostrar que la frecuencia es:

B) Determinar el intervalo de valores del ciclo de trabajo para un circuito astable
convencional
Solución
A) Demostración de la frecuencia:
Para poder demostrar la frecuencia debemos conocer como es el circuito por dentro, y
poder analizar el tiempo de carga y descarga del condensador.
Para el tiempo de carga se tiene que:

( )
Teniendo en cuenta que el condensador esta cargándose de 0→1/3, entonces:

Reemplazando, tenemos que:
( )( )
( )( )
( )( )
Para el tiempo de descarga se tiene que:

( )
Teniendo en cuenta que el condensador esta descargándose de 1/3→2/3, entonces:
Reemplazando, tenemos que:
( )( )
( )( )
( )( )
Por lo tanto:
El periodo sería:

Por lo tanto:
B) Determinar el intervalo de valores del ciclo de trabajo para un circuito

astable convencional.-
El ciclo de trabajo lo podemos calcular como el tiempo de carga, entre el tiempo total
(T) por el 100%.
En un caso especial se da que , esto se cumple cuando el el ciclo ; en dicho caso

de trabajo estará comprendido entre los siguientes valores:
PREGUNTA Nº4.-
»Diseñar un circuito digital; que permita visualizar en 2 display numéricos. Los resultados
de una competencia atlética, en el cual participan 8 personas por vez. Considere que en
la meta existen sensores de llegada para cada participante. Los resultados se visualizan
desde el momento, en que todos los participantes lleguen a la meta.
Solución
En el primer display se puede visualizar la llegada del participante, esta parte del circuito
consta de un CONTADOR, este va conectado hacia un 7447 y finalmente llega al display
(ánodo común).Cuando un participante llegue a la meta este proporcionara un “1” lógico,
que luego hará que el contador se active ocasionando después que el display visualice el
Nº1. En el segundo display se muestra la casilla del participante, se conecta los sensores
a un ENCODER, este se va también a un 7447 y finalmente al display. Cuando un

participante llegue primero a la meta, el número de su camiseta representado por un
componente electrónico (LOGICSTATE) enviara un “1” lógico al encoder, este mandara
un serie de código al 7447 y este a su vez hará q el display visualice el número de
camiseta del participante.
Figura Nº5
PREGUNTA Nº5.-
» Diseñar el circuito de un reloj digital, que permita visualizar en Displays; las horas (00-
23hrs) y minutos (00-59) en tiempo real.
A) Utilizar solamente FF-JK y puertas lógicas

B) Utilizar solamente FF-D y puertas lógicas
C) Utilizar IC 7490
D) Utilizar IC7493
Solución
A) Utilizar solamente FF-JK y puertas lógicas.-
Este circuito se realizará con contadores asíncronos. En este caso utilizaremos 7 FF-JK para
apreciar las horas y 7 FF-JK para apreciar los minutos. En la 1ra PARTE se utilizarán 4 FF-JK
que harán un conteo del 0-9, esto representara a las unidades y se podrá visualizar en el 1º
display, luego se utilizaran los 3 FF-JK restantes para representar las decenas y harán un
conteo del 0-7, en este caso se hará una combinación lógica para q el conteo se resete cuándo
llegue al número 6 (Ejm.: 0, 1, 2, 3, 4, 5, 6,0), y esto se podrá visualizar en el 2º display. En la
2da PARTE es similar al anterior, pero en este caso en la fila de las decenas se hará una
combinación lógica para que el circuito se pueda resetear cuando llegue al Nº2,

y en la unidades es lo mismo que en la primera parte (conteo del 0-9), ambos resultados se
podrán visualizar en los display Nº4 y Nº3 respectivamente.
Figura Nº6
Simulacion del circuito
B) Utilizar solamente FF-D y puertas lógicas.- C) Utilizar IC 7490.-

Dario Sistemas Digitales
Prof: Utrilla Salazar
-.IC7493UtilizarD)
RELOJ UTILIZANDO SOLO FF-D Y PUERTAS LOGICAS
partelaEn.asíncronasolamente“A”parte
U3
U10 7
A
7 13 1
A QA B
1 12 2
U18 2
B QB 11
C
6
C QC D
7 13 6 10 4
A QA D QD BI/RBO
1 12 4 9 5
B QB BI/RBO QE RBI
11 5 15 3
2
C QC RBI QF U1:A U1:B

6 10 3 14
U2:A LT
D QD 9 U7:B U9:A U9:B LT QG 7448
4
4
10
BI/RBO QE
10
D
10
15 7448 2 5 12 9 5
2
4
5
RBI QF D Q D Q
S
Q
14 12 9 2 5 12 9
U16:A U16:B
4
3
LT QG D Q D D Q
S
Q
Figura
3 11
10
S
CLK CLK
7448 11 3 11
3 CLK
2 D 5 Q 9
CLK CLK CLK
6 8 Q 6
Q 12
D Q Q
S
8 6 8
R
Q Q
R
R
R
Q
S
11
3 CLK CLK
7474 7474 7474
1
1
13
Q8
proyecto
7474 7474 7474
13
U4
13
1
6
Q
R
U11
R
U19
laEn*
7474
1
7474
13
Nº7
NAND
NAND NAND
U14
7 13
A QA
1 12
U21 2 B QB 11
C QC
7 13 6 10
A QA D QD
1 12 4 9
B QB BI/RBO QE
2 11 5 15
C QC RBI QF
6 10 3 14
4 D QD 9 LT QG U2:B U5:A U5:B U7:A
7
7490contadores6utilizadohemos“
4
4
5 BI/RBO QE 15 U12:A U12:B U13:A U13:B 8
10
10
4
RBI QF
10
10
3 14 U2:B(CLK) 12 9 2 5 12 9 2 5
4
LT QG D Q D Q D Q D Q
S
2 5 12 9 2 5 12 9
D Q D Q D Q D Q
elindicacomoD-FFusadohemos
S
U17:B U20:A U20:B U22:A 7448 11 3 11 3
10
10
4
4
CLK CLK CLK CLK
3 11 3 11
CLK CLK CLK CLK
12 9 2 5 12 9 2 5 8 6 8 6
D D D D Q Q Q Q Q
R
11 Q 3 Q 11 Q 3 U8
6 8 6 8
Q Q Q Q
U15 7474 7474 7474 7474
13
1
CLK CLK CLK CLK
13
1
8 6 8 Q 6 7474 7474 7474 7474
R
R
13
13
Q Q Q
1
U23
7474 7474 7474 7474 NAND
13
13
1
1
NAND
NAND
RELOJ UTILIZANDO SOLO IC 74LS90

Nº9Figura
B”
formaenenunciado
Figura Nº8
deldesarrolloel
U12 U10 U8 U6 U4
13 7 13 7 13 7 13 7 13 7
QA A QA A QA A QA A QA A
12 1 12 1 12 1 12 1 12 1
QB B QB B QB B QB B QB B
11 2 11 2 11 2 11 2 11 2
QC C QC C QC C QC C QC C
10 6 10 6 10 6 10 6 10 6
QD D QD D QD D QD D QD D
9 4 9 4 9 4 9 4 9 4
QE BI/RBO QE BI/RBO QE BI/RBO QE BI/RBO QE BI/RBO
15 5 15 5 15 5 15 5 15 5
QF RBI QF RBI QF RBI QF RBI QF RBI
14 3 14 3 14 3 14 3 14 3
QG LT QG LT QG LT QG LT QG LT
7447 7447 7447 7447 7447
para
U11 U9 U7 U5 U3 U1(CKA)
14 12 14 12 14 12 14 12 14 12
CKA Q0 CKA Q0 CKA Q0 CKA Q0 CKA Q0
1 9 1 9 1 9 1 9 1 9
CKB Q1 CKB Q1 CKB Q1 CKB Q1 CKB Q1
8 8 8 8 8
Q2 Q2 Q2 Q2 Q2
11 11 11 11 11
Q3 Q3 Q3 Q3 Q3
2 2 2 2 2
R0(1) R0(1) R0(1) R0(1) R0(1)
3 3 3 3 3
R0(2) R0(2) R0(2) R0(2) R0(2)
6 6 6 6 6
R9(1) R9(1) R9(1) R9(1) R9(1)
7 7 7 7 7
R9(2) R9(2) R9(2) R9(2) R9(2)
11
7490 7490 7490 7490 7490

PREGUNTA Nº6.-
» Para un circuito secuencial:
̅̅
;
̅
̅̅ ̅̅
; ̅̅
; ̅̅
̅̅ ̅̅ ̅̅ ̅̅ ̅̅
̅ ̅̅ ; ; ̅ ;
Desarrolle:
A) Tabla de estados

B) Secuencia de estados
Solución
A) Tabla de estados.-
* Para poder hallar la tabla de estados, primero hallaremos su tabla de verdad:
Qn+1
0 0 Qn
0 1 0
1 0 1
1 1 Q’n
Tabla Nº7
* Ayudándonos de la tabla de verdad podemos hallar la tabla de estados:
EST. Q4n Q3n Q2n Qn J4 K4 J3 K3 J2 K2 J1 K1

0 0 0 0 0 1 0 1 1 0 1 0 1
12 1 1 0 0 1 1 1 0 1 1 1 0
7 0 1 1 1 1 1 0 1 0 1 0 0
9 1 0 0 1 0 1 0 0 1 0 1 0
3 0 0 1 1 1 1 0 1 1 0 0 1
10 1 0 1 0 1 1 1 0 0 1 0 1
4 0 1 0 0 1 1 1 1 0 1 0 1
8 1 0 0 0 1 0 1 0 0 1 1 0
13 1 1 0 1 0 1 0 0 0 1 1 0
5 0 1 0 1 0 1 0 1 0 1 0 1
0 0 0 0 0
Tabla Nº8
B) Secuencia de estados.-
Observamos que en la tabla anterior se puede apreciar 10 estados en forma intercalada y
son:
→0, 12, 7, 9, 3, 10, 4, 6, 13, 5, 0, 12,…
Luego si se les ordena en forma creciente, los estados quedarían de la siguiente manera:
→ 0, 3, 4, 5, 7, 8, 9, 10, 12,13
PREGUNTA Nº7.-

» Diseñar un contador que realice la generación de los estados siguientes:
C1 C2 ESTADOS
0 0 0, 1, 2, … 14, 15, 14, 13, … 2, 1, 0, 1, 2, 3, 4, … 14, 15, 14, …
0 1 0, 1, 2, … 14, 15, 1, 2, … 14, 15, 2, 3, 4, … 14, 15, 3, 4, …
1 0 0, 1, 2, … 14, 15, 0, 1, 2, … 13, 14, 0, 1, 2, … 12, 13, 0, 1, 2, …
1 1 0, 1, 2, … 13, 14, 15, 14, … 2, 1, 2, … 13, 14, 13, …
Tabla Nº9
Solución
A) 1º PARTE:
C1 C2 ESTADOS
0 0 0, 1, 2, … 14, 15, 14, 13, … 2, 1, 0, 1, 2, 3, 4, … 14, 15, 14, …
Tabla Nº10
Desarrollo del problema:

En este caso usamos un contador, el 74LS191 el cual nos permite contar del 0 al 15
visualizado en un display o leds, y una vez que llega al máximo o mínimo valor da un
pulso por la pata 13 (RC0), el cual la vamos a aprovechar para mandarla a la señal de un
FF-JK que esta en estado de memoria (J=1 y K=1), y eso va hacer que el contador que
estaba en Up al inicio cambie a Down y así sucesivamente.
Implementación del problema

Figura Nº10
B) 2º PARTE:
C1 C2 ESTADOS
0 1 0, 1, 2, … 14, 15, 1, 2, … 14, 15, 2, 3, 4, … 14, 15, 3, 4, …
Tabla Nº11

En este circuito usamos dos contadores (74LS191) en el cual el 2do contador va a contar
de 0 a 15, después que llegue a 15 la pata 12(TC) de dicho contador se conecta a la
entrada del clock del 1er contador que al estar en modo Up va a contar y a su misma vez
mediante compuertas OR y NOT hacemos un circuito tal que cuando llegue a 15 mande
un pulso a la pata 11 (LOAD), en este caso el 2do contador se va a comportar como
registro y va a salir lo que está en la entrada o sea lo que te bote el 1er contador.

Figura Nº11
C) 3º PARTE:
C1 C2 ESTADOS
1 0 0, 1, 2, … 14, 15, 0, 1, 2, … 13, 14, 0, 1, 2, … 12, 13, 0, 1, 2, …
Tabla Nº12

En este circuito se va a usar dos contadores uno en Up y el otro en Down, también se va
a hacer uso de un comparador (74LS85). El CI 7485 es un comparador de 4 bits en este
caso va a comparar las 4 salidas del 1er contador Down con las otras 4 salidas del 2do
contador Up, cuando se da que los 2 son iguales entonces va a mandar un pulso al load
del 2do contador y este va a cargar los datos del 1er contador Down, ya que como A>B
siempre se va a cumplir entonces siempre esa salida va a estar en “1” y cuando cambie a
A=B va mandar un pulso al 1er contador y este va a disminuir en 1 y así sucesivamente
hasta obtener nuestra secuencia deseada.

Figura Nº12

PREGUNTA Nº8.-
» Diseñar un circuito digital para activar lámparas en la secuencia siguiente:
LA NO SI NO SI NO SI NO SI NO SI SI
LB NO NO SI SI NO SI SI NO SI SI NO
LC NO NO SI NO SI SI SI SI NO SI SI
LD NO SI NO NO SI NO SI SI NO SI NO
Tabla Nº13
Solución
* Haremos los siguientes cambios para poder resolver el problema: Sea: SI = 1 lógico y NO = 0
lógico, entonces la tabla anterior se convertiría de la siguiente manera:
LA 0 1 0 1 0 1 0 1 0 1 1
LB 0 0 1 1 0 1 1 0 1 1 0
LC 0 0 1 0 1 1 1 1 0 1 1
LD 0 1 0 0 1 0 1 1 0 1 0
Tabla Nº14
* Tomando LA como MSB (para un sistema binario), la secuencia de estados son los siguientes:
0, 9, 6, 12, 3, 14, 7, 11, 8, 15, 10.
* Haciendo la tabla de habilitación con FF-JK, tenemos:
EST. Q4n Q3n Q2n Qn J4 K4 J3 K3 J2 K2 J1 K1

0 0 0 0 0 1 X 0 X 0 X 1 X
9 1 0 0 1 X 1 1 X 1 X X 1
6 0 1 1 0 1 X X 0 X 1 0 X
12 1 1 0 0 X 1 X 1 1 X 1 X
3 0 0 1 1 1 X 1 X X 0 X 1
14 1 1 1 0 X 1 X 0 X 0 1 X
7 0 1 1 1 1 X X 1 X 0 X 0
11 1 0 1 1 X 0 0 X X 1 X 1
8 1 0 0 0 X 0 1 X 1 X 1 X
15 1 1 1 1 X 0 X 1 X 0 X 1
10 1 0 1 0 X 1 0 X X 1 0 X
Tabla Nº15

* Ordenando los estados y resolviendo mediante KARNAUGH (tomandose además los
estados no incluidos como irrelevantes, “X”), se obtiene
̅̅ las siguientes ecuaciones:
̅̅ ̅ ̅̅ ̅̅
̅̅ ̅̅
̅̅+̅
̅̅

Simulacion del circuito
Figura Nº13
PREGUNTA Nº9.-
» Diseñar divisor de frecuencia:
A) Entre 4
B) Entre 7
C) Entre 9
D) Entre 12
E) Entre 24
F) Entre 60
Utilizando FF-JK.
Solución
A) Divisor de frecuencia entre 4.-

Simulación del circuito
Figura Nº14
B) Divisor de
frecuencia entre 7.-
Figura
Nº15
C) Divisor de frecuencia entre 9.-

Figura Nº16
D) Divisor de frecuencia entre 12.-

Figura Nº17
E) Divisor de frecuencia entre 24.-

Figura Nº18

F) Divisor de frecuencia entre 60.-
Figura Nº19
PREGUNTA Nº10.-
» Diseñar el circuito a partir del diagrama siguiente:

Figura Nº20
Solución
* M= Entrada
* N= Salida
* Haciendo la tabla de estados:
Tabla de estados
Tabla Nº16
EST. Q2n Qn M N Q2n+1 Qn+1

0 0 0 0 1 0 1
1 0 0 1 0 1 1
2 0 1 0 0 0 1
3 0 1 1 1 1 0
4 1 0 0 1 1 1
5 1 0 1 0 0 0
* Aplicando 6 1 1 0 0 1 0 Karnaugh para
“Q2n+1”: 7 1 1 1 1 1 1
Q2n Q’2n
1 1 1 0 Qn
1 0 1 0 Q’n
M’ M M’

* Aplicando Karnaugh para “Qn+1”:
Q2n Q’2n
0 1 0 1 Qn
1 0 1 1 Q’n
M’ M M’
̅̅
̅̅ ̅̅ ̅
̅̅ ̅ ̅̅
* Aplicando Karnaugh para “N”:
Q2n Q’2n
0 1 1 0 Qn
1 0 0 1 Q’n
M’ M M’
* De las formulas ̅ de la ecuación característica de los FF-JK, se tiene que:

̅̅ ̅
̅̅ ̅̅
* Comparando con los resultados, nos da:

̅̅ ̅
̅̅

Figura Nº21


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SISTEMAS DIGITALES

Prof: Utrilla Salazar Dario

Tabla de verdad del circuito

* Para poder hallar M N Qn Qn+1 la ecuación

*Aplicamos Karnaugh para “Qn+1”:

Prof: Utrilla Salazar Dario

* Resumiendo el cuadro anterior se obtiene:

Prof: Utrilla Salazar Dario

A) Diseñar circuito de conversión de FF-AB a FF-JK.

* Primero realizaremos la tabla de verdad de Flip Flop AB.-

Prof: Utrilla Salazar Dario

* La ecuación característica del FF-JK es:

A) Diseñar circuito de conversión de FF-AB a FF-JK.-

Simulacion del la conversión de FF-AB a FF-JK

A) Diseñar circuito de conversión de FF-JK a FF-AB.-

Prof: Utrilla Salazar Dario

A) Demostrar que la frecuencia es:

Para el tiempo de carga se tiene que:

Teniendo en cuenta que el condensador esta cargándose de 0→1/3, entonces:

Prof: Utrilla Salazar Dario

Para el tiempo de descarga se tiene que:

Teniendo en cuenta que el condensador esta descargándose de 1/3→2/3, entonces:

Reemplazando, tenemos que:

Prof: Utrilla Salazar Dario

B) Determinar el intervalo de valores del ciclo de trabajo para un circuito

En un caso especial se da que , esto se cumple cuando el el ciclo ; en dicho caso

Prof: Utrilla Salazar Dario

A) Utilizar solamente FF-JK y puertas lógicas

Prof: Utrilla Salazar Dario

Simulacion del circuito

B) Utilizar solamente FF-D y puertas lógicas.- C) Utilizar IC 7490.-

Prof: Utrilla Salazar Dario

C QC RBI QF U1:A U1:B

7474 7474 7474

RELOJ UTILIZANDO SOLO IC 74LS90

7490 7490 7490 7490 7490

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* Ayudándonos de la tabla de verdad podemos hallar la tabla de estados:

EST. Q4n Q3n Q2n Qn J4 K4 J3 K3 J2 K2 J1 K1

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Desarrollo del problema:

Implementación del problema

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Desarrollo del problema:

Implementación del problema

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Desarrollo del problema:

Implementación del problema

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* Haciendo la tabla de habilitación con FF-JK, tenemos:

EST. Q4n Q3n Q2n Qn J4 K4 J3 K3 J2 K2 J1 K1

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C) Divisor de frecuencia entre 9.-

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D) Divisor de frecuencia entre 12.-

Simulación del circuito

E) Divisor de frecuencia entre 24.-

Simulación del circuito

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Simulación del circuito

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EST. Q2n Qn M N Q2n+1 Qn+1