Nim : L2000140058
Kelas :A
PRAKTIKUM MODUL 3
Kegiatan 1.
gerbang AND
1. Membuat rangkaian pada gambar 2! seperti di modul praktikum
halaman 20 percobaan 1.
SW1 SW2 L1 L2 L3
0 0 0 0 0
1 0 1 0 0
0 1 0 1 0
1 1 1 1 1
4. diagram waktu
Kegiatan 2
Gerbang OR
1. Buat rangkaian seperti pada gambar 3 pada buku modul praktikum pada
hal 21
SW1 SW2 L1 L2 L3
0 0 0 0 0
1 0 1 0 1
0 1 0 1 1
1 1 1 1 1
4. Diagram Waktu
KEGIATAN 3
Gerbang NOT
1. Buat rangkaian pada gambar 4 pada buku modul praktikum pada
halaman 22
4. Diagram Waktu
Kegiatan 4.
Gerbang nand
1. Buat rangkaian pada gambar 5 pada buku modul praktikum hal 22 yang
bawah.
2. Fungsi Boolean : L3 = L1’L2’ or L3 = L1’.L2’
3. Tabel kebenaran
SW1 SW2 L1 L2 L3
0 0 0 0 1
1 0 1 0 1
0 1 0 1 1
1 1 1 1 0
4. Diagram Waktu
KEGIATAN 5
Gerbang nor
1. buat rangkaian pada gambar 6 seperti pada buku modul praktikum hal
23
2. Fungsi Boolean : L3 = L1’+ L2’
3. Tabel Kebenaran
SW1 SW2 L1 L2 L3
0 0 0 0 1
1 0 1 0 0
0 1 0 1 0
1 1 1 1 0
4. Diagram Waktu
Kegiatan 6
Gerbang xor
1. buat rangkaian pada gambar 7 seperti di buku modul praktikum pada hal
24
SW1 SW2 L1 L2 L3
0 0 0 0 0
1 0 1 0 1
0 1 0 1 1
1 1 1 1 0
4. Diagram Waktu
Kegiatan 7
Gerbang xnor
3. tabel kebenaran
SW1 SW2 L1 L2 L3
0 0 0 0 1
1 0 1 0 0
0 1 0 1 0
1 1 1 1 1
4. Diagram Waktu
PRAKTIKUM MODUL 4
Kegiatan 1.
1. Buat rangkaian pada gambar 4 seperti di buku modul praktikum hal 30.
3. Tabel Kebenaran
SW1 L1 L2
0 0 1
1 1 0
4. Diagram Waktu
5. Kesimpulan
Kegiatan 2
SW1 SW2 L1 L2 L3
0 0 0 0 0
1 0 1 0 1
0 1 0 1 1
1 1 1 1 1
4. Diagram Waktu
5. Kesimpulan :
Kegiatan 3
3. Tabel Kebenaran
SW1 SW2 L1 L2 L3
0 0 0 0 0
1 0 1 0 0
0 1 0 1 0
1 1 1 1 1
4. Diagram waktu
5. Kesimpulan :
Gerbang NOR pada gambar 6 diatas membentuk logika dari gerbang AND
Kegiatan 4
3. Tabel Kebenaran
SW1 SW2 L1 L2 L3
0 0 0 0 0
1 0 1 0 0
0 1 0 0 1
1 1 1 1 1
4. Diagram Waktu
5. Kesimpulan
Kegiatan 5
SW1 SW2 L1 L2 L3
0 0 0 0 0
1 0 1 0 1
0 1 0 1 1
1 1 1 1 0
4. Diagram Waktu
5. Kesimpulan
Kegiatan 1
3. tabel
A B C F
0 0 0 0
1 0 0 0
0 1 0 0
1 1 0 0
0 0 1 0
1 0 1 1
0 1 1 0
1 1 1 1
4. karnaugh map
AB
00 01 11 10
C 0 0 0 0 0
1 0 0 1 1
5. Sederhanakan : F = AC
A B C F
0 0 0 0
1 0 0 1
0 1 0 0
1 1 0 1
0 0 1 0
1 0 1 1
0 1 1 1
1 1 1 1
4. karnaugh map
AB
00 01 11 10
C 0 0 0 1 1
1 0 1 1 1
5. sederhanakan.
F = A + BC
A B C F
0 0 0 0
1 0 0 0
0 1 0 1
1 1 0 1
0 0 1 1
1 0 1 1
0 1 1 1
1 1 1 1
4. Karnaugh Map
AB
00 01 11 10
C 0 0 1 1 0
1 1 1 1 1
5. Sederhanakan.
F = B+C
0 0 0 0
00
1 1
01
1 0
CD
1
11
0 1 1
10
0 0 0 0
Percobaan 2
1. Buat kombinasi gerbang logika berdasarkan peta karnaugh
berikut .
AB
00 01 11 10
1 0 1
0
00
1 1
01
0 0
CD
11
0 1 1 0
1 0 1
10
0
2. Fungsi boolean :
F = BD + B’D’ (AND-OR)
F = ( B + D’ ) . ( B’ + D )(OR-AND)
(OR-AND)
Percobaan 3
1. Fungsi boolean : F = AD’ + ABC + ABC’ + BCD + BC’D’ +
AB’CD’
AB
00 01 11 10
1 1
0 1
00
01
0 0 1 0
CD
1
11
0 1 0
1
10
0 0 1
1 0
1 0 0 1 1
0 1 0 1 0
1 1 0 1 1 1
01
1 0 1
0 0 1 1 1
CD
1 0 1 1 0
1
11
0 1 1 1 1 1 0 0
1 1 1 1 0
1 1
10
0 0
2. Tabel
2. Tabel
S (set) R (Reset) Output
Q Q’
1 0 1 1 0
2 1 1 1 0
3 1 0 0 1
4 1 1 0 1
5 0 0 1 1
3. Pertanyaan
1.
A) Apa yang akan terjadi jika kita berikan kondisi S = R = 1 ?
= akan menyimpan nilai inputan sebelumnya
2. bedasarkan analisis rangkaian flip flop diatas, apa opini / pendapat anda
tentang pertanyaaan flip flop dan latch digunakan sebagai elemen
penyimpan data ?
= Lumayan, ternyata yang dikata orang bahwa flip flop menyimpan
data itu float.
3. pertanyaan
1. A) apa yang terjadi jika kita beri kondisi S = R = 1 dan clock berubah
dari 1 ke 0 ?
= Error
D Clock Output
Q Q (t+1)
1 0 0 x x
2 0 1 0 1
3 1 0 0 1
4 1 1 1 0
5 0 0 1 0
6 0 1 0 1
7 1 0 0 1
8 1 1 1 0
2. tabel
J K Clock Output
Q Q (t+1)
1 0 0 0 0 1
2 0 0 1 0 1
3 0 1 0 0 1
4 0 1 1 0 1
5 1 0 0 0 1
6 1 0 1 1 0
7 1 1 0 1 0
8 1 1 1 0 1
3. pertanyaan
1. A) apa yang akan terjadi jika J = K = 0 dan clock sise up (change form
0 to 1 )
= output Q tetap dalam nilai akhir
input output
Clear JK CLK A B C D
1 1 1 0 0 0 0 0
2 1 1 1 0 0 0 0
3 1 1 0 0 0 0 1
4 1 1 1 0 0 0 1
5 1 1 0 0 0 1 0
6 1 1 1 0 0 1 0
7 1 1 0 0 0 1 1
8 1 1 1 0 0 1 1
9 1 1 0 0 1 0 0
10 1 1 1 0 1 0 0
11 1 1 0 0 1 0 1
12 1 1 1 0 1 0 1
13 1 1 0 0 1 1 0
14 1 1 1 0 1 1 0
15 1 0 0 0 1 1 1
16 1 0 1 0 1 1 1
17 1 1 0 0 1 1 1
18 1 1 1 0 1 1 1
19 0 1 0 0 0 0 0
20 0 1 1 0 0 0 0
Tabel
Input Output
JK CLK A B C D
1 1 0 0 0 0 0
2 1 1 0 0 0 0
3 1 0 0 0 0 1
4 1 1 0 0 0 1
5 1 0 0 0 1 0
6 1 1 0 0 1 0
7 1 0 0 0 1 1
8 1 1 0 0 1 1
9 1 0 0 1 0 0
10 1 1 0 1 0 0
11 1 0 0 1 0 1
12 1 1 0 1 0 1
13 1 0 0 1 1 0
14 1 1 0 1 1 0
15 1 0 0 1 1 1
16 1 1 0 1 1 1
17 1 0 1 0 0 0
18 1 1 1 0 0 0
19 1 0 1 0 0 1
20 1 1 1 0 0 1
21 0 0 0 0 0 0
22 0 1 0 0 0 0
23 1 0 0 0 0 0
24 1 1 0 0 0 0
Tabel
CLR JK CLK A B C D
1 0 x - 0 0 0 0
2 1 1 - 0 0 0 0
3 1 1 1 0 0 0 1
4 1 1 2 0 0 1 1
5 1 1 3 0 1 1 1
6 1 0 4 1 1 1 0
7 1 0 5 1 1 0 0
8 1 0 6 1 0 0 0
9 1 0 7 0 1 0 0
10 1 0 8 1 0 1 0
11 1 1 9 0 0 0 1
12 1 0 10 0 0 1 0
13 1 0 11 0 1 0 0
14 1 0 12 1 0 0 0
15 1 0 13 0 0 0 0
PRAKTIKUM MODUL 9
A B C D F
0 0 0 0
1 0 0 0
0 1 0 0
1 1 0 0
0 0 1 0
1 0 1 0
0 1 1 0
1 1 1 0
0 0 0 0
1 0 0 1
0 1 0 1
1 1 0 1
0 0 1 1
1 0 1 1
0 1 1 1
1 1 1 1
Kegiatan 3.
D1 = SW1 . SW2
D2 = SW1’ . SW2’
D3 = SW1 . SW2’
D4 = SW1’ . SW2’
= P3 = ngisi percobaan 2
2.
Tabel
Rangkaian common cathode LED
input Output
S S S S 0 1 2 3 4 5 6 7 8 9
W W W W
4 3 2 1
0 0 0 0 0 1 1 1 1 1 1 1 1 1
0 0 0 1 1 0 1 1 1 1 1 1 1 1
0 0 1 0 1 1 0 1 1 1 1 1 1 1
0 0 1 1 1 1 1 0 1 1 1 1 1 1
0 1 0 0 1 1 1 1 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 0 1 1 1 1
0 1 1 0 1 1 1 1 1 1 0 1 1 1
0 1 1 1 1 1 1 1 1 1 1 0 1 1
1 0 0 0 1 1 1 1 1 1 1 1 0 1
1 0 0 1 1 1 1 1 1 1 1 1 1 0
1 0 1 0 1 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1 1 1 1 1 1
1 1 0 0 1 1 1 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1 1 1 1 1 1
PRAKTIKUM MODUL 10
Kegiatan 3.