ANAIS DO CONGRESSO DE INICIAÇÃO CIENTÍFICA DO INATEL - INCITEL 2012 207

Comparação entre as técnicas DDS e

N-fracionário focando o desempenho de
Sintetizadores de frequência para Comunicação
Digital
Alex Estevão, Jhonatan Carvalho Bernardes Costa e Rodrigo Otávio Rocha Cardoso1

Abstract— The objective is to show, in general, the technical oscilator) com a fase de um sinal de referência, por exemplo,
operation of DDS (direct digital synthesizer) and Fractional-N to um TCXO, com boas características de estabilidade e ruído de
generate reference signals for communication systems in radio
fase.
frequency, specifically Digital TV.
Keywords— frequency, spurious, step frequency, phase noise.

Resumo— O objetivo do trabalho é mostrar, de uma maneira

geral, o funcionamento das técnicas DDS (direct digital
synthesizer) e N-Fracionário na geração de sinais de referência
para os sistemas de comunicação em radio frequência,
especificamente TV Digital.
Palavras chave— espúrios, frequência, passo de frequência,
ruído de fase. Figura 1. Arquitetura N-Inteiro.

I. INTRODUÇÃO
Na saída do detector de fase tem-se um sinal corretivo
Sintetizadores de frequência são amplamente utilizados em
proporcional a diferença de fase entre o sinal do VCO e o sinal
comunicação digital ou mesmo comunicação analógica, pois
de referência. Este sinal possui varias componente de
são responsáveis por gerar e processar os sinais que são
frequência e também a componente DC, assim esse sinal é
utilizados em um determinado sistema. As principais
filtrado para que a componente DC seja predominante e desta
características que um sistema condiciona a um sinal de
forma atue ajustando a frequência do VCO para aquela que foi
frequência são determinadas pelos sintetizadores de
programada.
frequência. Assim estes circuitos são de fundamental
O bloco filtro é um dos componentes que mais afetam a
importância para o bom desempenho de um sistema.
resposta final do sintetizador. Como o PLL é uma estrutura de
Neste trabalho são especificados dois tipos de técnicas para
controle realimentada o cálculo do filtro envolve a dinâmica
sintetizadores de frequência sendo elas a técnica de síntese
da estrutura toda, pois influência na estabilidade, no ruído de
DDS e a técnica de síntese N-fracionário. As seções II e III
fase e no tempo necessário para o sintetizador travar numa
trazem uma breve explicação das técnicas N-fracionário e
frequência determinada. Verifica-se, portanto que o filtro não
DDS, respectivamente. Finalmente tem se a conclusão do
deve ser encarado como uma estrutura isolada no cálculo da
estudo.
sua freqüência de corte, ou seja, são considerados também os
outros componentes da arquitetura, pois como já foi dito trata-
II. SINTETIZADOR N-FRACIONÁRIO
se de uma estrutura de controle realimentada, portanto a
A técnica de síntese N-Fracionário é uma evolução da estabilidade da estrutura é fundamental.
técnica PLL (phase lock loop). A técnica PLL, também No PLL a frequência de saída é determinada por (1) onde
referenciada com N-Inteiro, é muito utilizada e apresenta bom Fo é a frequência do sinal sintetizado, Fr é a frequência do
desempenho em sistemas analógicos, sendo que sua arquitetura sinal de referência e N é o valor do divisor do elo de
é apresentada na Figura 1. Esta técnica consiste em comparar a realimentação.
fase do sinal de um oscilador VCO (voltage controled
Fo = Fr × N (1)
1
J. C. B. Costa (jhonatancc@gee.inatel.br), A. Estevão O menor passo de frequência é determinado por (2) onde Fs
(alexstevao@hotmail.com) e R. O. R. Cardoso (rcardoso@linear.com.br) é o passo de frequência e Fr é a freqüência de referência.
pertencem ao Instituto Nacional de Telecomunicações - Inatel. Av. João de
Camargo, 510 - Santa Rita do Sapucaí - MG - Brasil - 37540-000.
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Fo mesmo assim conseguir o passo de frequência necessário.

Fs = = Fr (2)
N Uma maior liberdade na escolha do sinal de referência
reflete-se em alguns aspectos do calculo do filtro, por
Analisando (1) e (2) fica claro que esta técnica apresenta exemplo, pode-se trabalhar com uma frequência de corte
certas desvantagens para o uso em sistemas digitais. Pois não é maior e ter como consequência um ruído de fase de saída mais
possível obter frequências que não sejam múltiplas inteiras da próximo do sinal da referência.
frequência de referência. Uma solução pra este problema seria
a utilização de uma frequência de referência menor,
consequentemente é necessária uma frequência de corte menor
para o filtro. Entretanto a resposta do sistema fica mais lenta,
ou seja, o tempo para que o sintetizador trave em uma
determinada frequência programada é maior. Também a
utilização de uma menor frequência de corte para o filtro,
Figura 3. Erros gerados na divisão fracionária.
implica em se travar o comportamento do ruído de fase do
sinal ao comportamento do ruído de fase do VCO, podendo
Desta forma no N-fracionário obtêm-se ganhos na
isto ser um problema para determinadas aplicações digitais.
velocidade de chaveamento entre canais e no desempenho do
Outro problema está na síntese de sinais que estão em uma
ruído de fase em relação à arquitetura N-inteiro. Entretanto
faixa de frequência mais elevada, da ordem de GHz (giga
uma desvantagem desta arquitetura e a geração de sinais
hertz), porque o passo de frequência é muito pequeno em
espúrios oriundos de erros de divisão no elo de realimentação
relação à frequência sintetizada resultando em um valor de N
conforme mostra a Figura 3, que merecem uma atenção
muito elevado. Por exemplo, para sintetizar um sinal de
especial. Este erro é gerado porque o divisor, para gerar a
1,8GHz a passos de 250KHz é necessário um N com valor de
divisão fracionária, altera o valor da divisão entre dois ou mais
7200.
valores durante um período de referência. Na parte superior da
Para contornar estes problemas foram feitas algumas
Figura 3 tem-se uma divisão teórica por um fator de 900,2 e na
melhorias na arquitetura do PLL dando origem a arquitetura
parte inferior tem-se a divisão na prática. Nos primeiros 4
N-fracionário que é apresentada na Figura 2. A evolução nesta
ciclos a divisão é feita por 900 e no ultimo ciclo é feita por
arquitetura esta no divisor do elo de realimentação, o qual
901, então na média dos 5 ciclos a divisão equivale a 900.2.
implenta um divisor fracionário. Esta divisão é feita variado-se
Os erros da divisão ocorrendo periodicamente geram espúrios
o valor de N, por exemplo, entre dois valores num
que são difíceis de ser filtrados pelo filtro, assim uma
determinado período de tempo, de tal forma que na média a
compensação para tais espúrios é necessária e ocorre antes do
divisão é feita por um valor fracionário tal como mostra a
filtro.
Figura 3.
Os vários fabricantes que implementam esta técnica em
circuitos integrados, tem em seus chips soluções para combater
a geração de sinais espúrios. As técnicas para compensação de
espúrios são: compensação por corrente, onde um sinal de
comando do divisor atua em uma fonte de corrente ligada na
saída do detector de fase, de maneira a minimizar o erro
gerado; compensação por atraso, onde um sinal de comando
atua sobre um circuito de atraso ligado na saída do divisor
Figura 2. Arquitetura N-fracionário. para corrigir o erro; compensação por delta sigma, nesta a
correção e gerada dentro do próprio divisor. Com estas
Com esta arquitetura a frequência de saída é determinada melhorias a técnica N-Fracionário se torna uma opção atraente
por (3) onde Fo é a frequência do sinal sintetizado, Fr é a na geração de sinais de referência para padrões Digitais.
frequência do sinal de referência, N é a parte inteira do valor
do divisor, K é o valor da fração do canal de operação e F é o III. SINTETIZADOR DDS
módulo fracionário.
Esta técnica é baseada no teorema da amostragem de
shannon, que diz que qualquer sinal com energia finita e banda
 K
Fout = Fref ×  N +  (3) limitada amostrado no tempo pode ser totalmente recuperado
 F de suas amostras, deste que a máxima frequência do sinal
amostrado seja metade da frequência de amostragem
Verifica-se que com a mudança no divisor do elo de (freqüência de Nyquist) de acordo com (4) onde Fa é a
realimentação, o sintetizador ganha mais liberdade na freqüência de amostragem e Fm é a máxima frequência do
resolução dos sinais gerados, pois o passo de frequência agora sinal amostrado.
é uma fração da frequência de referência, assim o sintetizador
pode trabalhar com uma frequência de referência maior, e Fa ≥ 2 × Fm (4)
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Assim se a forma de onda é conhecida (por exemplo, o
seno) pode-se usar o teorema de maneira reversa, ou seja, a
partir das amostras gerar o sinal de interesse. Nessa
arquitetura, como mostra a Figura 4, temos um bloco
acumulador de comprimento 2N, responsável por acumular o
valor de fase do sinal, indexando uma tabela que contém os
valores discretos de um seno amostrado, a saída da tabela seno
está ligada a um DAC (digital to analog convert), responsável
por converter os valores de fase em valores de amplitude e a
saída do DAC está ligada a um filtro ajustado para
aproximadamente metade da frequência do relógio de clock,
responsável por retirar as componentes imagens do sinal
gerado. A arquitetura é sincronizada por um relógio de clock
de frequência Fc.
Figura 4. Arquitetura DDS.
Esta arquitetura permite gerar frequências de acordo com
(5), onde Fout é a frequência de saída, Fc é a frequência de
clock, W é a palavra de controle e N é o numero de bits do
acumulador, simplesmente alterando o valor da palavra de
controle W.
F ×W (5)
Fout = C
2N
Assim para sintetizar um sinal de 300MHz onde Fc é igual a
1GHz e o acumulador possui 48 bits a palavra de controle é
84.442.493.013.195 ou 4CCC CCCC CCCB em hexadecimal
Portanto este é o valor carregado em W para gerar a
frequência desejada de 300MHz.
Uma das características desta técnica é que possui uma
excelente resolução de frequência conforme (6) dependendo
do valor do acumulador. Para o exemplo do sintetizador
anterior a resolução é de aproximadamente 4µHz. Porém
verificasse que acumuladores com elevado números de bits
implicam, teoricamente, em memórias de tamanho elevado o
que inviabiliza totalmente este tipo de técnica. Por exemplo,
para o acumulador de 48 bits tem-se 281.474.976.710.655
endereços indexáveis, ou seja, considerando cada endereço
contendo um byte tem-se uma memória de mais de
281TB(terabyte).
209
F
Fres = C (6)
2N
Felizmente o DDS é aplicável graças às técnicas de
truncagem do acumulador, ou seja, são utilizados apenas
alguns bits mais significativos do acumulador e também
algoritmos de compressão da tabela seno que reduzem
significativamente o tamanho de memória a ser utilizada.
Por exemplo, dos 48 bits do acumulador usam-se apenas os
19 bits mais significativos para indexar a tabela seno. Isso já
reduz o volume da memória para 524.288 endereços.
Utilizando o algoritmo de compressão de quadrante, o qual se
aproveita das características de simetria do seno para
armazenar apenas o primeiro quadrante do seno, sendo os
demais derivados do primeiro. Consegue se uma redução de
75% do volume de memória e o volume final cai para 131.072
endereços.
O conteúdo dos endereços deve possuir um número
razoável de bits para minimizar os efeitos de erro de
quantização, pois geram distorções de quantização conforme a
Figura 5, aumentando os espúrios na saída.
Figura 5. Efeitos de quantização do DAC
O bloco filtro, também, influência no desempenho do
sintetizador DDS, pois é responsável pela reconstituição do
sinal e a eliminação das frequências imagens. O filtro deve
apresentar excelente atenuação na banda de rejeição e uma
pequena banda de rejeição. Ao contrário do que acontece no
N-fracionário o filtro é calculado separadamente observando-
se as características que devem ser alcançadas preocupando-se
somente com os seus componentes. Isto se deve ao fato de que
o DDS é uma arquitetura de malha aberta, portanto
inerentemente estável.
O DDS é uma arquitetura que apresenta algumas
desvantagens, uma delas é quanto ao nível dos sinais gerados
que não são constantes ao longo da faixa dos sinais gerados.
Isto ocorre devido à característica Sinc da saída do DAC.
Outra são os ruídos gerados pela combinação da truncagem do
acumulador, o algoritmo de compressão e não linearidades do
DAC. Felizmente os chips atuais que implementam esta
arquitetura apresentam soluções para estes problemas. Um
filtro Sinc inverso na saída do DAC promove a linearização do
nível de saída. Spur killer, outro núcleo DDS programado para
gerar um sinal defasado de 180º que é somado à saída do DAC
para a eliminação de algum espúrio que apresenta um nível
mais critico.
Assim o DDS apresenta boas características de desempenho
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de ruído de fase, sinais espúrios e resolução de frequência. Por

outro lado possui limitação quanto à faixa de sinais gerado
uma vez que atualmente os chips que implementam esta
arquitetura trabalham com um Fc máximo de 1GHz. Desta
forma a máxima frequência sintetizada é teoricamente
500MHz, mas mesmo esta frequência é difícil de conseguir
pois um limitante é o fator de roll-off do filtro que diminui a
máxima freqüência sintetizada de 50% para aproximadamente
45% da freqüência de clock.

IV. CONCLUSÃO
De forma geral, as técnicas apresentam vantagens e
desvantagens que influenciam no sistema onde serão
utilizadas. Ambas apresentam um bom desempenho de ruído
de fase, entretanto este desempenho dependente do ruído de
fase do sinal de referência. O N-fracionário apresenta sinais
espúrios com amplitudes variando de acordo com a
configuração dos parâmetros, por exemplo, o filtro de malha,
frequência de operação máxima na ordem de dezenas de GHz
e maduras técnicas de atenuação de sinais espúrios. No DDS a
amplitude dos espúrios varia com o valor de W, a freqüência
máxima de saída é baixa cerca de 400MHz e não apresenta
técnicas de redução de espúrios tão consolidadas quanto o N-
fracionário. Ainda assim, a maior desvantagem do DDS frente
ao N-fracionário é a sua limitação da faixa de freqüência de
saída possível de sintetizar.

REFERÊNCIAS

[1] “AD9912 | 1 GSPS Direct Digital Synthesizer with 14-Bit DAC | Direct
Digital Synthesis ( DDS) & Modulators | RF / IF ICs | Analog Devices”.
[Online]. Available: http://www.analog.com/en/rfif-components/direct-
digital-synthesis-dds/ad9912/products/product.html.
[2] “ADF4350 | Wideband Synthesizer with Integrated VCO | PLL
Synthesizers / VCOs | RF / IF ICs | Analog Devices”. [Online].
Available:http://www.analog.com/en/rfif-components/pll-
synthesizersvcos/adf4350/products/product.html.
[3] U. L. Rohde, Digital PLL frequency synthesizers : theory and design.
Englewood Cliffs, N.J.: Prentice-Hall, 1983.
[4] “Direct Digital Synthesis ( DDS) & Modulators | RF / IF ICs | Analog
Devices”. [Online]. Available: http://www.analog.com/en/rfif-
components/direct-digital-synthesis-
dds/products/index.html#Direct_Digital_Synthesis.
[5] J. Vankka, “Direct digital synthesizers : theory, design and
applications”, Helsinki University of Technology, Espoo, 2000.
[6] F. M. Gardner, Phaselock techniques. New York: Wiley, 1979.
[7] D. H. Wolaver, Phase-locked loop circuit design. Englewood Cliffs,
N.J.: Prentice Hall, 1991.
[8] “PLL Synthesizers / VCOs | RF / IF ICs | Analog Devices”. [Online].
Available: http://www.analog.com/en/rfif-components/pll-
synthesizersvcos/products/index.html#Fractional-N_PLLs.