TECNOLOGIAS DE FABRICACION DE

CIRCUITO DIGITALES

INTRODUCCION
La mayoría de los sistemas electrónicos se implementan utilizando circuitos integrados.
Un circuito integrado es un conjunto de dispositivos activos y pasivos construidos sobre
unos mismos substratos semiconductores e interconectados mediante diferentes capas
de metalización, es capaz de hacer las funciones realizadas por la unión en un circuito, de
varios elementos electrónicos, como: resistencias, condensadores, transistores, etc.
Los elementos más importantes de un circuito integrado son los transistores, por lo tanto,
describiremos cómo se fabrican los transistores en las diferentes tecnologías existentes.

Clasificación De Los Circuitos Integrados

Existen dos clasificaciones fundamentales de circuitos integrados (CI): los análogos y los
digitales; los de operación fija y los programables; en este caso nos encargaremos de
los circuitos integrados digitales de operación fija.
Estos circuitos integrales funcionan con base en la lógica digital o álgebra de Boole,
donde cada operación de esta lógica, es representada en electrónica digital por una
compuerta.
La complejidad de un CI puede medirse por el número de puertas lógicas que contiene.
Generalmente se hace la siguiente clasificación de los circuitos integrados:

SSI (pequeña escala ): menor de 10 puertas.

MSI (media escala): entre 10 y 100 puertas.
LSI (alta escala): entre 100 y 10.000 puertas.
VLSI (muy alta escala): a partir de 10.000 puertas.

TECNOLOGIAS DE FABRICACION
-Tecnología Bipolar
Muchos circuitos con aplicación comercial necesitan aumentar el ancho de banda de
manera que puedan trabajar a frecuencias más elevadas. Esta necesidad de operar a
mayores velocidades se traduce en una reducción de la anchura de la base para así
disminuir el tiempo de tránsito de los portadores y el valor de las capacidades
parásitas. La reducción de las dimensiones del dispositivo obliga a que la anchura de las
regiones de deplexión dentro de la estructura se reduzca en proporción, por lo que es
necesario el uso de menores tensiones de operación y mayores concentraciones de
impurezas en las distintas regiones que componen el dispositivo.
Partiendo de un substrato de silicio tipo p, se comienza con una primera máscara que
permite una implantación, obteniéndose una región n+ en el substrato p. A continuación se
lleva a cabo el crecimiento epitaxial de una lámina de silicio tipo n con un espesor
aproximado de 1micra y alrededor de 0.5 W-cm de resistividad. El resultado se muestra
en la siguiente figura:

El siguiente paso consiste en realizar una oxidación selectiva que permite aislar el
transistor de sus vecinos y el contacto de colector del resto del transistor.

A continuación se van a definir los contactos de base y colector comenzando con una
implantación de impurezas donadoras en elevada concentración en la región de contacto
del colector y una difusión posterior en la lámina enterrada, dando lugar a un camino de
baja resistencia hasta el colector. Seguidamente se utiliza una segunda máscara para
definir la región de base junto con un implante de impurezas aceptadoras.

Siguiendo a la deposición del polisilicio se realiza un implante de boro que da lugar a una
lámina de silicio tipo p+ en todos los puntos de la base excepto justamente bajo el
polisilicio ya que éste actúa como una barrera que impide a los átomos de boro alcanzar
el substrato.
El método utilizado para formar contactos de baja resistencia en la base se denomina
estructura auto-alineada porque el alineamiento de la región de base con el emisor se
produce automáticamente. Un proceso similar se utiliza también en tecnología MOS como
se verá en el apartado correspondiente.

En dispositivos de dimensiones reducidas el contacto de emisor se realiza extendiendo el

poli silicio fuera del área activa del dispositivo y formando el contacto metálico con el poli
silicio allí. No obstante, esta solución añade una resistencia serie de emisor. Los circuitos
integrados fabricados con una secuencia de procesos similar a la que acabamos de
describir producen transistores bipolares con valores de fT superiores a 10 GHz que es
muy superior a los valores típicos de 500 MHz que se consiguen en los procesos
diseñados para soportar elevadas tensiones.
Dentro de la tecnología bipolar, se distinguen tres tipos de tecnologías dependiendo del
tipo de transistor bipolar utilizado y de su forma de utilización.

 TTL (Transistor-Transistor Logic): Lógica Transistor-Transistor.

 ECL (Emitter- Coupled Logic). Lógica de emisores acoplados.
 IIL (Integrated- Inyection Logic). Tecnología de Inyección Integrada.

-74F
Fast Logic (Lógica rápida) velocidad elemento, paseo alto, 5 VCC,
74F lógica es una familia del general-propósito de lógica bipolar avanzada de gran
velocidad. TI proporciona más de 60 funciones incluso las verjas, buffer/drivers,
transrecibidores del autobús, flip-flop, latches, contadores, multiplexores, y de multiplexers
en la 74F familia de la lógica.

-ALS
Advanced Low-Power Schottky Logic (Lógica Avanzada De Low-Power Schottky)
velocidad baja, alto mecanismo impulsor, 5 VCC

La familia de ALS proporciona a un espectro completo concluido de 130 funciones

bipolares de la lógica. Esta familia, combinada con la familia AS, puede ser utilizada para
optimizar sistemas con el presupuesto del funcionamiento.

-CBT
Crossbar Technology

Interfaces de bus de velocidad altas. En el mercado de la informática de hoy, el poder y

velocidad son dos de las preocupaciones principales. CBT puede dirigirse los dos de
estos problemas en aplicaciones de la bus-interface.
Estos dispositivos pueden funcionar como bus de gran velocidad une entre los
componentes del computadora-sistema como la unidad del proceso central (CPU) y
memoria. También pueden usarse dispositivos de CBT como 5-V a 3.3-V traductores y
pueden permitirse diseñadores para mezclar 5-V o 3.3-V componentes en el mismo
sistema.

-LVDS
El diferencial de la baja tensión que señala (LVDS) es una nueva tecnología que trata las
necesidades de las aplicaciones de hoy de la transmisión de datos del alto rendimiento.
También se diseña para resolver las necesidades de las aplicaciones futuras puesto que
la fuente de alimentación puede ser tan baja como 2v.
La tecnología de LVDS se utiliza en dispositivos del programa piloto de línea simple y de
la capa física del receptor así como chipsets más complejos de la comunicación del
interfaz. Los chipsets de la conexión del canal multiplexan y demultiplex líneas
de señales lentas de la TTL para proporcionar a un estrecho, velocidad, interfaz bajo de la
potencia LVDS.

-Tecnología BiCMos
Para conseguir una elevada tensión de ruptura en la unión base colector de un transistor
bipolar es necesario utilizar una lámina epitaxial muy gruesa (17mm de material con 5W-
cm para 36V). Si se permiten tensiones de ruptura mucho más bajas (por ejemplo 7V si se
trabaja con tensiones de alimentación de 5V) entonces se puede utilizar un dopado
elevado en el colector (del orden de 0.5W-cm). En este caso es posible aislar lateralmente
los diferentes dispositivos fabricados siguiendo la tecnología bipolar mediante capas de
óxido gracias a la técnica LOCOS.
El proceso comienza con el enmascaramiento y la implantación de iones de antimonio
para la formación de capas enterradas n+ dentro del substrato tipo p, en las zonas donde
se vaya a realizar el transistor bipolar npn o el transistor PMOS. Una segunda
implantación de boro se realiza para formar el pozo donde se fabricará el dispositivo
NMOS. Se crea una capa epitaxial de 1 μm de espesor para formar los colectores de los
transistores bipolares y el canal del transistor PMOS. A continuación se crecen las capas
de óxido de campo que sirven para aislar a los diferentes dispositivos. Finalmente se
realiza una serie de implantaciones para formar las regiones de base y emisor en los
transistores bipolares y de drenador y fuente en los transistores MOS. Durante esta
secuencia se crece el óxido de puerta, se crecen las puertas de polisilicio y se ajusta la
tensión umbral de los transistores mediante implantación.
-BCT
BiCMOS Bus-Interface Technology (Tecnología De BiCMOS Bus-Interface) mecanismo
impulsor de alta velocidad, alto, 5 VCC

BCT es una familia de 8, 9, y los programas pilotos 10-bit, los cierres, los transmisores-
receptores, y los transmisores-receptores registrados. Diseñado específicamente para las
aplicaciones del mega bus-interfaz, BCT ofrece la entrada-salida de la TTL con el alto
mecanismo impulsor de las velocidades, de la salida 64-mA, y potencia muy baja en el
modo lisiado.

ALVT
Advanced Low-Voltage BiCMOS Technology (Tecnología Avanzada De Low-Voltage
BiCMOS ) mecanismo impulsor de alta velocidad, alto, 3,3 VCC

ALVT es una familia del megabus-interfaz del alto rendimiento 3.3-V. Éstos diseñaron
especialmente 5-V tolerante, productos 3.3-V utilizan las 0,6 µm tecnologías del BiCMOS
para las funciones del megabus-interfaz. ALVT proporciona al funcionamiento superior,
entregando 2,4 retardos de la propagación del ns, el mecanismo impulsor actual de 64
mA, y el consumo de energía estático de 90 µA. Los dispositivos de ALVT tienen
megabus-sostienen las células en entradas de información para eliminar la necesidad de
los resistores externos del pullup para flotar entradas de información.

-ALB
Advanced Low-Voltage BiCMOS (Low-Voltage Avanzado BiCMOS)

Mecanismo impulsor de alta velocidad, alto, 3,3 VCC. La familia especial-diseñada de la

ALB de 3,3 V utiliza las 0,6 tecnologías del µm BiCMOS para las funciones del megabus-
interfaz. Además, la ALB proporciona al mecanismo impulsor de 25 mA en 3,3 V de
retardos máximos de la propagación de 2,2 ns. Las entradas de información tienen
afianzar diodos con abrazadera para eliminar llegan más allá y aterrizaje corto.

-ABTE/ETL
Advanced BiCMOS Technology / Enhanced Transceiver Logic (La Tecnología Avanzada
De BiCMOS / Realzó Lógica Del Transmisor-receptor )mecanismo impulsor de alta
velocidad, alto, 5 V VCC ABTE tiene márgenes más anchos del ruido y es al revés
compatible con lógica existente de la TTL.

-Tecnología CMOS

En un inversor CMOS ideal no hay disipación de potencia en reposo ya que ninguno de

los dispositivos conduce. Éstos lo hacen únicamente cuando se produce la transición
entre estados, por lo que únicamente en régimen dinámico es cuando se produce
disipación de potencia. Esto hace que la potencia media disipada por el inversor CMOS
sea muy pequeña (del orden de nanowatios). Cuando el número de componentes por chip
aumenta, la disipación de potencia se convierte en uno de los principales agentes
limitadores (más que el espacio) del número de dispositivos que pueden integrarse. Por
esta razón es muy utilizada la tecnología CMOS (aunque un inversor CMOS ocupe más
espacio que un inversor NMOS).
Se necesitan un mínimo de 7 máscaras para completar los dispositivos, no obstante, en la
mayor parte de los procesos CMOS se necesitan máscaras adicionales como por ejemplo
una segunda capa de polisilicio para la fabricación de capacidades y también en el caso
de varios niveles de interconexiones metálicas para conseguir una alta densidad de
integración. La inclusión de estos procesos aumentaría el número total de máscaras a
más de diez.

El proceso se inicia con la difusión del pozo n. El pozo n es necesario siempre que se
fabriquen transistores MOS de canal p. Se crece una gruesa capa de dióxido de silicio
sobre aquellas regiones que se quieren proteger de la difusión de fósforo. Por lo general
se emplea fósforo en las difusiones profundas dado que tiene un alto coeficiente de
difusión y, en consecuencia, puede difundirse más rápidamente en el sustrato de lo que
podría hacerlo el arsénico.

El segundo paso es definir una región activa (región donde se localizan los transistores)
mediante una técnica llamada oxidación local (LOCOS). Se deposita una capa de nitruro
de silicio (Si3N4) sobre el pozo n y otra sobre el pozo p. Las regiones cubiertas por el
nitruro no se oxidarán de modo que después de un tiempo prolongado de oxidación
húmeda aparece un óxido de campo grueso en las regiones situadas entre los
transistores. Este óxido grueso es necesario para aislar transistores.
El siguiente paso es la formación de la puerta de polisilicio. Este es uno de los puntos
críticos del proceso CMOS. La delgada capa de óxido en la región activa se elimina
primero usando un grabado húmedo, seguido por el crecimiento de un óxido muy delgado
y de gran calidad en la puerta.

La puerta de polisilicio es una estructura que se alinea por si sola y se prefiere sobre al
uso de puertas metálicas. Se emplea un implante de arsénico en elevadas dosis para
formar las regiones de fuente y drenador n+ de los MOSFETs canal n.

Se puede realizar un proceso similar de fotolitografía para proteger los

MOSFET n durante el implante de boro cuando se definen los contactos de fuente y
drenador en los MOSFET canal p.

Antes de que se abran los huecos para realizar los contactos, se deposita en toda la
estructura una gruesa capa de óxido mediante un proceso denominado Chemical Vapor
Deposition (CVD). Se emplea una fotomáscara para definir la abertura de ventana de los
contactos seguida por un grabado de óxido húmedo o en seco.
A continuación se vaporiza o metaliza por bombardeo iónico una delgada capa de
aluminio sobre la oblea. Se emplea un paso final de enmascaramiento y grabado para
formar la interconexión. El paso final antes del empaquetamiento y conexión es la
pasivación de la superficie mediante un tratamiento con soluciones ácidas para eliminar
partículas y residuos. Por lo general se deposita una gruesa capa de óxido mediante CVD
o cristal pirex sobre la oblea que actúa como protección.

-ALVC
Advanced Low-Voltage CMOS Technology (Tecnología Avanzada De Low-Voltage Cmos)
velocidad, mecanismo impulsor medio, 3,3 VCC.

ALVC es una familia del megabus-interfaz del alto rendimiento 3.3-V. Estos productos
especialmente diseñados 3-V se procesan en 0,6 tecnologías del µm Cmos, dando los
retardos típicos menos de 3 ns de la propagación junto con mecanismo impulsor actual de
24 mA y del consumo de energía estático de 40 µA para las funciones del megabus-
interfaz.

-AHC/AHCT
Advanced High-Speed CMOS Logic (Lógica De alta velocidad Avanzada Del Cmos)
velocidad media, mecanismo impulsor bajo, 5 VCC.

La familia de la lógica de AHC/AHCT proporciona a una migración natural para los

utilizadores de HCMOS que necesitan más velocidad para de baja potencia, de poco
ruido, y bajo-conducen aplicaciones.
-AC/ACT
Advanced CMOS Logic (Lógica Avanzada Del Cmos) velocidad media, mecanismo
impulsor medio, 5 VCC.

La familia del ACL de dispositivos se fabrica en 1 µm Cmos y tiene más de 70 funciones

incluyendo las puertas, los flip-flop, los programas pilotos, los contadores, y los
transmisores-receptores.

-HC/ HCT

High-Speed CMOS Logic (Lógica de CMOS de gran velocidad) velocidad baja, paseo
bajo, 5 VCC.
Para los requisitos de lógica de bajo-poder, TI ofrece a una familia llena de lógica de
HC/HCT. Más de 100 tipos del dispositivo están disponibles, incluso las verjas, pestillos,
flip-flops, buffer/drivers, contadores, multiplexores, transrecibidores, y los transrecibidores
registrado.

-Tecnología SOI

El silicio sobre aislante (SOI) es un nuevo material para la fabricación de chips que
reemplaza a las obleas tradicionales de silicio. Este substrato está compuesto de tres
capas diferenciadas. Primero una delgada lámina de silicio que puede ir desde unos
pocos nanometros hasta varias micras. A continuación una capa de aislante, normalmente
óxido de silicio con un grosor variable y finalmente la lámina más gruesa de silicio que
actúa como material que da soporte mecánico a toda la estructura. Los dispositivos se
fabrican en la capa superficial de silicio. Cada transistor se encuentra aislado del resto
gracias al óxido enterrado. Esta característica permite evitar el fenómeno de latchup y
fabricar más transistores por cm2. Además se ha demostrado una importante mejora en
sus prestaciones ya que pueden trabajar a menores tensiones, aumentar la velocidad de
conmutación y son menos vulnerables al efecto de las partículas cósmicas y efectos de
canal corto (SCE). Todas estas mejoras se consiguen sin necesidad de alterar los
procesos que tradicionalmente se han seguido en tecnología CMOS.
ELTRAN, Epitaxial Layer Transfer
Smart Cut

-Tecnología NMOS

En la actualidad los transistores MOS son los más utilizados en circuitos VLSI ya que
pueden ser escalados a dimensiones más pequeñas que el resto de dispositivos. La
tecnología MOS puede dividirse en tecnología NMOS que produce transistores canal n, y
tecnología CMOS compuesta por transistores canal n y canal p sobre el mismo substrato.
Las dos tecnologías son importantes puesto que la tecnología NMOS es más simple que
la tecnología bipolar (involucra menos pasos de proceso) mientras que la tecnología
CMOS proporciona circuitos con muy bajo consumo de potencia. A principio de los 70, la
longitud mínima de los transistores MOS era del orden de 7.5 μm y el área total del chip
del orden de 6000 mm2.

Proceso de Fabricación
El material inicial para la fabricación de transistores NMOS es una oblea de silicio
tipo p, ligeramente dopada (~ 1015 cm-3) y orientada, generalmente en la dirección <100>,
ya que posee menor densidad de trampas en las interfases que la <111>, lo que
proporciona mejores propiedades eléctricas a los dispositivos (mayor movilidad). Se pueden
destacar los siguientes puntos:
1.- El primer paso en la fabricación del transistor NMOS es la formación del óxido
de aislamiento. El proceso es parecido al utilizado en tecnología bipolar para crecer el óxido
que aísla lateralmente a los distintos dispositivos. Una capa de óxido delgado (~500 Å) se
crece sobre toda la oblea para proteger al silicio de la capa de nitruro de silicio que se
deposita para la oxidación selectiva. A continuación se define el área activa del dispositivo
mediante una máscara de fotorresistencia. Seguidamente se implanta a ambos lados de la
zona activa el channel-stop. El nitruro no cubierto por la máscara se elimina mediante un
proceso de grabado (etching).
2.- El segundo paso es el crecimiento del óxido de puerta y el ajuste de la tensión
umbral. Para ello se elimina toda la capa de nitruro y óxido que cubre la zona activa, y se
crece un óxido delgado con un espesor de unos cientos de angstroms. Para ajustar la
tensión umbral se implanta el canal con iones de impurezas. En el caso de un transistor en
el modo de realce (tensión umbral positiva) se implanta el canal con átomos de boro, hasta
que la tensión umbral tenga un valor determinado. Para el caso de transistores canal n de
deplexión (tensión umbral negativa) se implanta el canal con átomos de arsénico.
3.- El tercer punto es la formación de la puerta. Para ello se deposita una capa de
polisilicio y se dopa fuertemente mediante difusión o implantación de fósforo hasta obtener
una resistencia laminar típica de 20 o 30 . Esta resistencia es adecuada para
transistores con longitud de canal mayor de 3 μm. Para canales más cortos se utilizan
metales refractarios o siliciuros metálicos para reducir la resistencia laminar por debajo de
1 .
4.- El cuarto paso es la formación de la fuente y drenador. El polisilicio que cubre la
puerta sirve cómo máscara a la implantación de arsénico para formar la fuente y drenador
que estarán autoalineadas con respecto a la puerta. El único solapamiento existente entre
puerta y fuente y drenador es debido a la difusión lateral de los iones implantados. Se ha
comprobado experimentalmente que usando iones de baja energía es del orden de 50 Å.
5.- El último paso es la metalización. Antes de realizarla, se cubre todo el dispositivo
con una capa de óxido dopado con fósforo que por un lado proporciona aislamiento y por
otro da a la superficie una topografía suave que evite saltos bruscos y pueda provocar la
ruptura de la capa de metalización. El contacto de puerta se realiza normalmente fuera de
la zona activa para evitar posibles daños del óxido delgado de puerta en el proceso de
fabricación

Evolución De Las Familias Logical?

-BIBLIOGRAFIA

 http://electronica.ugr.es/~amroldan/deyte/cap13#133
 http://www.monografias.com/trabajos14/circuidigital/circuidigital.shtml#ci
 https://ocw.ehu.eus/pluginfile.php/2696/mod_page/content/1/Tema_3/3_3.p
df
 https://es.wikipedia.org/wiki/Tecnolog%C3%ADa_TTL