Anda di halaman 1dari 7

MODUL 2 Pengenalan Desain Menggunakan FGPA

Ryan Dritama (13217048)


Asisten: Teresia Rosa Savera Putri
Tanggal Percobaan: 26/09/2018
EL2102-Pratikum Sistem Digital
Laboratorium Dasar Teknik Elektro - Sekolah Teknik Elektro dan Informatika ITB

Abstrak
Abstrak Modul kedua yang berjudul Pengenalan Desain
Mneggunakan logika bertujuan untuk memparaktikan
pemodelan desain rangkaian digital dengan bantuan
komputer. Pemodelan rangkaian logika saat ini tidak hanya
menggunakan IC namun juga bisa menggunakan bantuan
software komputer salah satunya adalah FPGA yang bisa
dilakukan dengan yang dapat diimplementasikan baik
dengan metode skematik maupun VHDL
Gambar 2.1 Rangkaian Full Adder
Kata kunci: FPGA, VHDL, IC, logika, komputer.
Sumber : https://engineeringinsider.org/half-adder-full-adder/

1. PENDAHULUAN Input Output


Dalam dunia digital saat ini pemodelan rangkaian A B Cin Cout Sum
logika tidak hanya dilakukan secara manual 0 0 0 0 0
dengan menggunakan IC-IC melainkan dapat 1 0 0 0 1
diimplementasikan dengan bantuan FPGA
sehingga dapat lebih fleksibel. Ssalah satu
0 1 0 0 1
perangkat lunak yang memberikan fitur semacam 0 0 1 0 1
ini adalah ALTERA QUARTUS II dan ModelSim. . 1 1 0 1 0
Pada modul kali ini pratikan akan 0 1 1 1 0
mengimplementasikan desain rangkaian melalui 1 0 1 1 0
software tersebut dengan menggunakan metode 1 1 1 1 1
skematik maupun menggunakan bahasa VDHL
Tabel 2.1- Truth table full adder
Adapun percobaan-percobaan yang akan
dilkakukan pada modul kali ini yaitu mendesain 2.2 FPGA
full adder dengan skematik, medesain full adder
dengan bahasa VDHL Field Progammable Gate Array (Disingkat FPGA)
adalah sebuah IC digital yang dapat digunakan
Dengan begitu diharapkan peserta pratikum untuk mengimplementasikan rangkaian digital[2].
mampu mengusasai teknik mendesai gerbang FPGAbiasanya..berbentuk/..komponen elektron
logika dengan menggunakan perangkat lunak ika yang terbuat dari bahan semikonduktor.
komputer.
Komponen ini terdiri terdiri dari komponen
gerbang terprogram (programmable logic) dan
2. STUDI PUSTAKA
sambungan terprogram .
Gerbang logika menerima input-input kemudian
bedasarkan fungsi yang dimiliknya akan
menghasilkan suatu tegangan output. Tegangan
output ini memiliki karakeristik-karakteristik yang
berbeda.

2.1 FULL ADDER


Full adder adlah rangkaian elektronik yang
menjumlahkan sepenuhnya 3 buah onput
bilangan yang telah dikonversikan ke bilangan
biner yang terdiri dari 3 buah input dan 2 buah
output berupa CARRY dan SUM[1]. Gambar 2.2 FPGA ALTERA

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 1


Sumber : https://en.wikipedia.org/wiki/Field- 3. METODOLOGI
programmable_gate_array

Bebeberapa alasan mengapa FPGA bgitu diminati Pada pratikum kali ini pratikan menggunakan
komputer (PC) yang telah terinstall program
karena kemampuannya untuk menyimpan begtu
banyak beban komputansi, lebih efisien, dan QUARTUS II. Selain itu juga diperlukan FPGA
development board, tipe ALTERA DE1 yang akan
hemat biaya.
digunakan dalam pratikum beserta kabel
2.3 ALTERA UP2 EDUCATION KIT downloader-USB-blaster, catu daya, dan konektor
tambahan
Percobaan 2A
Altera UP2 EDUCATION KIT adalah salah satu
kit yang digunakan pada modul pratikum kali ini
Membuat Implementasi
yang berfungsi untuk menyalakan LED 7-segment
Project Baru desain pada kit
dengan menggunakan fungsi logika yang
diimplementasikan

Menempatkan Membuat
komponen sesuai waveform
instruksi masukan

Membuat node
Membuat netlist
dan melabel pin
simulasi
I/O

Gambar 2.3 : Altera UP2 EDUCATION

Sumber :
http://itech.fgcu.edu/faculty/zalewski/cen3213/files/voelmle_fpga_st
udy.pdf

Berikut adalah bagia-bagian pin yang akan


digunakan pada pratikum kali ini

Pin Bagian kaki 7-segment


A PIN_41
B PIN_40
C PIN_39
A_OUT PIN_6 Gambar 3.1 : rangkaian full adder
B_OUT PIN_13 PERCOBAAN 2B MENDESAIN FULL ADDER
C_OUT PIN_9 DENGAN PENDEKTAN FULL ADDER
CARRY PIN_24
SUM PIN_17
Membuat
Project Baru

2.4 BAHASA VHDL


VHDL (VHSIC Hardware Description Language) ; Membuat kode Sambungkan
VHSIC (Very High Speed Integrated Circuit) sumber VHDL pada kit dan
merupakan...bahasa...digunakan...untuk sesuai instruksi aplikasikan
mendeskripsikan berbagai fungsi rangkaian
digital seperti FPGA (Field-programmable Gate
Arrays), Gerbang logika, Flip-flop, dan
sebagainya[3].

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 2


Koding VHDL Percobaan 2b

Rangkaian Adder4bit percobaan 2D

Percobaan 2E SIMULASI SEDERHANA


PERCOBAAN 2C MENDESAIN ADDER 4BIT MENGGUNAKAN MODELISM

Membuat Simulasikan
Project Baru secara Membuka program
Input diset dari non
fungsional Modelism ALTERA force menjadi force
STATER EDITION

Membuat Ilustrasi Membuat kode


Fisis program VHDL Percobaan Membuat Mmengatur Clock
VHDL 2C dan periode pada
Library Baru
simulasi

Mencompile Memulai
desain simulsai
modul2vdhl fungsional

Bahasa VHDL untuk Percobaan 2E


Bahasa VHDL untuk Percobaan 2C
Percobaan 2F Membuat TESTBENCH

Percobaan 2D
Membuat file
direktori baru
Membuat
Project Baru Simulasikan
secara fungsional
Menyalin kode Compile dan
sesuai pada simulasikan
instruksi kembali
Menyalin folder
pendukung Membuat
Fulladder.bsf da rangkaina sesuai
fulladder.bdf instruksi Melakukan
Simulate -> run modifikasi pada
simulator generator

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 3


PERCIBAAN 2H : MEMBUAT SCRIPT UNTUK
MELAKUKAN SIMULASI
ENTITYtb_modul2vhdl IS
END tb_modul2vhdl;
Membuat Simulasikan dengan
drektori Baru testbench sesuai
percobaan 2B

ARCHITECTURE testbench OF tb_modul2vhdl IS

Menambahkan wafe
Menugbah file.do
pada jendela
COMPONENT modul2vhdl IS simulasi
sesuai instruksi

PORT (A,B,Cin : IN BIT;


S,Cout : OUT BIT);
END COMPONENT; Melaukan Mengitikan do
modifikasi pada sim.do lalu
SIGNAL A : BIT := '0'; script sim.do mensimulasikannya
SIGNAL B : BIT := '0';
SIGNAL Cin : BIT := '0';
SIGNALS BIT;
SIGNAL Cout : BIT;

Script file.do untuk 2H

4. HASIL DAN ANALISIS

4.1 MENDESAIN FULL ADDER


DENGAN SKEMATIK
Pada percobaan pertama kami membuat
rangkaian logika full adder melalui quartus denga
metode skematik. Ketika disimulasikan secara
Percobaan 2G MELAKUKAN PROSES fungsional didapatkan hasil sebagai berikut
TAPPING SINYAL DARI SEBUAH DESAIN

Lakukan modifikasi
pada file DUT
sesuai instruksi

A B C Cout Sum
Menambahkan
wave pada jendela
Menjalankan 0 0 0 0 0
simulasi fungsional
simiulasi
1 0 0 0 1
0 1 0 0 1
0 0 1 0 1
1 1 0 1 0
0 1 1 1 0
1 0 1 1 0

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 4


1 1 1 1 1 dengan metode skematis adalah bersifat user-
friendly.Kita...dapat...mengimplementasikannya
Dari nilai out put terlihat bahwa penjumlahan hanya dengan menempatkan komponen dan
bilagan-bilangan binernya inputnya sudah sesuai. menghubungkan node-nodenya sesuai yang kita
Hal selanjutnya yang akan dilakukan adalah inginkan. Keuntungan adalah VHDL Efisien dan
mengimplementasikan pendekatan skematik ini fleksibel .Bahasa...yang..dapat..digunakan
ke FPGA. untuk menuliskan kode diskripsi yang lebih
Untuk input (A, B, Cin) = (1,0,0) diperoleh efisien untuk mengontrol logika sehingga bisa
tampilan sebagai berikut lebih kompleks.
Sementara itu kekurangan Metode skematik
adalah tidak efisiem digunakan untuk mendesain
rangkaian yang kompleks sementara metode
Untuk input (A,B Cin) = (1,1,0) diperoleh tampilan VHDL memerlukan kemampuan bahasa
sebagai berikut pemograman yang baik sehingga tidak bersifat
user-friendly.

4.3 MENDESAIN 4-BIT RIPPLE


CARRY ADDER DENGAN VHDL
Untuk input (A,B Cin) = (1,1,1) diperoleh tampilan
sebagai berikut Setelah mengimplementasikan kemudian
mensimulasikannya secara fungsional kami
memporoleh hasil sebagai berikut

Setelah menyocokkan output dengan pin kaki-


S

kaki 7-segment yang kami set sebelumnya kami


menyimpulkan hpercobaan ini membuktikan
logika full adder berjalan dengan baik di board
yang digunakan.

4.2 MENDESAIN FULL ADDER


DENGAN PENDEKATAN
BAHASA VHDL
Kami mendesain rangkaian full adder sebelumnya
kali ini dengan menggunakan bahasa
pemograman yaitu VHDL. Dengan menggunakan
settingan periode yang sama seperti sebelumnya Kami lupa menseting varible input Cin dengan
didapatkan tampilan waveform sebagai berikut random value. Selain itu angka yang tertera pada
layar tidak dalam bentuk bilangan biner. Namun
nilai outputnya sesuai dengan perhitungan

Input Output
A B Cin Cout Sum
0100 11100 0 1 0000
0001 110 0 0 1110
1101 1111 0 1 1100
1010 1001 0 1 0011

Terlihat bahwa output yang hasilkan tetap sama 4.4 MENDESAIN 4-BIT ADDER
bila dibandingkan dengan hasil pendekatan DENGAN SKEMATIK
skematis. Lalu kemudian diaplikasikan ke board Setelah mengimplementasikan kemudian
FPGA dan kami juga mendapatkan penampakan mensimulasikannya secara fungsional kami
yang sama seperti sebelumnya memporoleh hasil sebagai berikut
Dari percobaan diatas terbukti pendekatan
skematis maupun bahasa VHDL memberikan
hasil yang sama. Keuntungan perancangan
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 5
Input Output
A B Cin Cout Sum
5. KESIMPULAN
0110 1100 1 1 0011
0000 1110 1 0 1111 Rangkaian full adder adalah rangkaian yang
menjumlahkan 2 buah bilang atau lebih yang telah
0101 1101 1 1 0011
dikonversikan ke binary digit yang hasilnya
0010 1001 1 0 1100 berupa CARRY dan SUM.Pada percobaan 2A dan
1010 1101 1 1 1000 2B kita mensimulasikan rangkai full adder
1000 1111 1 1 1000 sementara pada percobaan 2C kita
0111 0100 0 1 1011 mensimulasikan rangkaian triple carry adder.
0100 1110 1 1 0011 Rangkaian ini dapat diimplementasikan melalui
perangkat lunak komputer diantaranya yaitu
Dari truth table tersebut telah menunjukan hasil
ALTERA QUARTUS II (Percobaan 2A – 2D) dan
nilai utput yang sesuai dan ita dapat menunjukan
ModelSim (Percobaan 2E),
hasil outptnya baik dengan menggunakan bahasa
VHDL maupun metode skematik. Dengan menggunakan pernagkat lunak komputer
kita dapat membuat rangkaian logika dengan
4.5 SIMULASI SEDERHANA menggunakan pendekatan skematik (Percobaan
MENGGUNAKAN MODELISM 2A & 2D) maupun bahasa pemograman VHDL
(Percobaan 2B, 2C, 2E, 2F, 2G & 2H). Masing-
Kali ini kami mensimulasikan rangkaian masih
masing metode pendekatan memiliki kelebihan
secara fungsional dengan perangkat lunak
dan kekurangannya masing-masing.
modelism. Hasil yang kami dapatkan adalah
sebagai berikut Metode skematik lebih user friendly dan tidak
membingunkan karena hanya perlu memasang
komponen dan menghubungkan node-nodenya
serta menentukan input outputnya. Namun ketika
menyusun rangkaian yang kompleks metode ini
kurang efisien. Pendekatan dengan VHDL lebih
cocok untuk rangkaian yang kompleks amun
tidak bersifat user friendly sehingga orang awam
yang tak paham bahasa pemograman akan
kewalahan menggunakannya

Masing-masing clock dari sinyal A, B, dan Cin Perangkat lunak Modelsim memiliki fitur
diatur menjadi 50ps, 100ps, dan 200ps. Simalasi tambahan berupa testbench, yaitu sebuah file yang
pada perangkat ini memberikan output logika digunakan untuk menguji desain (Device Under
yang sama dengan program ALTERA QUARTUS Test / DUT) yang telah kita buat.
II. Selanjutnya adalah dengan menggunakan fitur
no force dan force. No force mengembalikan
pengaturan value ke mode default sebelum Daftar Pustaka
diforce . Sementara fitur force adalah untuk
mengubah sinyal suatu input. Pada gambar
berikut kami melakukan force pada sinyal A [1]https://indraharja.wordpress.com/2012/01/07/p
dengan nilai 1 dan sinyal B dengan nilai 0 engertian-full-adder/, 28 september 2018 pukkul
07.03
[2] https://id.wikipedia.org/wiki/FPGA, 28
September pukul 07.04
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 6
[3] https://id.wikipedia.org/wiki/VHDL, 28
September pukul 07.04

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 7