Anda di halaman 1dari 6

Project Individu Sistem Digital

Counter down genap

Disusun Oleh :

Irlani Sismonika Jayanti

16302241040

Jurusan Pendidikan Fisika


Fakultas Matematika dan Ilmu Pengetahuan Alam
Universitas Negeri Yogyakarta
Tahun 2018
A. Alat dan Bahan
1. Project Board
2. IC 7476, 7400, 7432
3. Resistor
4. Jumper wire
5. Seven segment, IC 7447
6. Aplikasi proteus
7. Rangkaian anti bouncing

B. Desain
1. Tabel eksitasi JK flip flop

Q Q* J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
Tabel kebenaran gerbang sederhana

Tabel kebenaran JK flip flop

2. Diagram keadaan

0
2 12

4 10

6 8
3. Tabel

Q3 Q2 Q1 Q0 Q3* Q2* Q1* Q0* J3 K3 J2 K2 J1 K1 J0 K0


0 0 0 0 0 1 1 0 0 1 X 1 X 0 X 0 X
1 0 0 0 1 X X X X X X X X X X X X
2 0 0 1 0 0 0 0 0 0 X 0 X X 1 0 X
3 0 0 1 1 X X X X X X X X X X X X
4 0 1 0 0 0 0 1 0 0 X X 1 1 X 0 X
5 0 1 0 1 X X X X X X X X X X X X
6 0 1 1 0 0 1 0 0 0 X X 0 X 1 0 X
7 0 1 1 1 X X X X X X X X X X X X
8 1 0 0 0 0 1 1 0 X 1 1 X 1 X 0 X
9 1 0 0 1 X X X X X X X X X X X X
10 1 0 1 0 1 0 0 0 X 0 0 X X 1 0 X
11 1 0 1 1 X X X X X X X X X X X X
12 1 1 0 0 1 0 1 0 X 0 X 1 1 X 0 X
13 1 1 0 1 X X X X X X X X X X X X
14 1 1 1 0 X X X X X X X X X X X X
15 1 1 1 1 X X X X X X X X X X X X

untuk untuk
J0=0 K0=0
00 01 11 10 00 01 11 10
00 0 0 0 0 00 X X X X
01 X X X X 01 X X X X
11 X X X X 11 X X X X
10 0 0 X 0 10 X X X X

untuk Untuk
J1=Q2+Q3 K1=1
00 01 11 10 00 01 11 10
00 0 1 1 1 00 X X X X
01 X X X X 01 X X X X
11 X X X X 11 X X X X
10 X X X X 10 1 1 X 1

Untuk Untuk
J2=𝑄1 K2=𝑄1
00 01 11 10 00 01 11 10
00 1 X X 1 00 X 1 1 X
01 X X X X 01 X X X X
11 X X X X 11 X X X X
10 0 X X 0 10 X 0 X X

Untuk Untuk
J3=𝑄1 𝑄2 K3=𝑄1 𝑄2
00 01 11 10 00 01 11 10
00 1 0 X X 00 X X X 1
01 X X X X 01 X X X X
11 X X X X 11 X X X X
10 0 X X X 10 X X X 0

Gambar rangkaian

C. Pembahasan
Project ini membahas tentang counter down bilangan genap menggunakan 4 buah JK
flip flop. Counter ini membutuhkan 4 flip-flop karena bilangan yang akan ditampilkan
merupakan bilangan 4 bit. JK flip flop yang digunakan dari IC TTL 7476. Flip-flop JK
dengan preset dan clear dipilih karena flip-flop ini tidak memiliki keadaan terlarang dan
dapat mengatur masukan preset juga clear.
Proyek yang saya rancang ini menggunakan masukan antibouncing yang dirangkai
menggunakan flip-flop RS sehingga tidak ada lompatan-lompatan yang terjadi ketika
direalisasikan.
Hal yang dilakukan terlebih dahulu adalah menentukan diagram waktu, tabel output,
peta karnaugh hingga mendapatkan rangkaian counter down. Berdasarkan peta karnaugh
yang telah dibuat, kita dapat menentukan masukan pada flip-flop U1A dihubungkan
dengan keluaran gerbang NAND sedangkan flip-flop U2A dihubungkan dengan keluaran
gerbang OR.

.
Cara kerja rangkaian ini adalah menggunkan prinsip JK flip-flop. JK flip-flop
sederhananya bekerja sesuai dengan tabel kebenarannya. Pada keadaan awal, semua flip-
flop berada pada status reset sehingga flip-flop memiliki keluaran counter 0000. Ketika
pulsa clock pertama datang, pulsa muncul pada setiap flip-flop. Flip-flop akan mentoggle
flip-flop U1A karena masukannya merupakan output gerbang AND yang menghasilkan 1,
keluaran flip-flop U1B akan 1 karena mendapat masukan J dan K 1, sedangkan output
kedua flip flop lain akan tetap 0. Hal ini menyebabkan keluaran yang terjadi akan bernilai
1100. Dengan prinsip yang sama akan menghasilkan keluaran pada fase selanjutnya
bernilai 1010 hingga akhirnya 0000.
Daftar Pustaka
Sumarna. 2006. Elektronika Digital : Konsep dan Aplikasinya. Yogyakarta: Graha
Ilmu