INFORME
SUMADOR 8 BITS
PAMPAS TAYACAJA-2018
INTRODUCCIÓN
INDICE
SUMADOR 8 BITS
1. OBJETIVOS........................................................................................................................................... 1
2. ASPECTOS TEÓRICOS........................................................................................................................ 1
2.1. DIVISIBILIDAD.......................................................................................................................................1
2.2. DIVISORES DE 12..................................................................................................................................2
2.3. SISTEMA COMBINACIONAL.....................................................................................................................2
2.4. FUNCIÓN LÓGICA COMBINACIONAL.......................................................................................................2
3. ASPECTOS PRÁCTICOS..................................................................................................................... 4
5. BIBLIOGRAFÍA.................................................................................................................................... 9
6. ANEXOS............................................................................................................................................... 10
SUMADOR DE 8 Bits
1. OBJETIVOS
2. ASPECTOS TEÓRICOS
2.2.
analiza una ALU en circuito integrado con la cual se pueden llevar a cabo una
variedad de operaciones de lógica y aritmética.
La forma mas simple de realizar una operación aritmética electrónicamente, es
usando un circuito llamado semi-sumado (Haft Adder). Este dispositivo permite
que sean aplicados 2 bits de entradas (A,B) para producir dos salidas: uno
correspondiente a resultado de la suma (S) y la otra correspondiente a acarreo
(C) según se muestra en la tabla Nº1.
A B S C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
Sumadores en cascada
Es posible implementar sumadores para palabras de tamaño superiores a 4
bits si se disponen varios 74LS283 en cascada. Para el efecto, basta
simplemente con conectar la salida C4 del sumador de menor peso a la
entrada CO del sumador siguente. En la figura Nº 3 se muestra como se
conectarían dos 74LS283 en cascada para con formar un sumador de 8 bits.
Los dos sumadores se muestran recibiendo como datos a dos números
binarios de 8 bits cada uno cuyos valores son: A=11001010, B = 11100111,
CO=0. El resultado de la operación, mostrado también en la misma figura es
10110001 y C4= 1.+
3. ASPECTOS PRÁCTICOS
Nº a b c d Salidas Función
0 0 0 0 0 0
1 0 0 0 1 1 á b́ ć d
2 0 0 1 0 1 á b́ c d́
3 0 0 1 1 1 á b́ c d
4 0 1 0 0 1 á b ć d́
5 0 1 0 1 0
6 0 1 1 0 1 á b c d́
7 0 1 1 1 0
8 1 0 0 0 0
9 1 0 0 1 0
10 1 0 1 0 0
11 1 0 1 1 0
12 1 1 0 0 1 a b ć d́
13 1 1 0 1 0
14 1 1 1 0 0
15 1 1 1 1 0
f (a ,b ,c ,d )=á b́ ć d + á b́ c d́ + á b́ c d + áb ć d́ + á b c d́ +a b ć d́
f (a ,b ,c ,d )=( á b́ ć d+ á b́ c d ) + ( á b́ c d́+ á b c d́ ) + ( á b ć d́ +a b ć d́ )
3.2. Simulación
UNIVERSIDAD NACIONAL DE HUANCAVELICA
3.3. Layout
V
c
c
4 5
3 6
2 7
1 ON OFF 8
UNIVERSIDAD NACIONAL DE HUANCAVELICA
3.4.1. Materiales
o 1 74ls32
o 2 74ls08
o 1 74ls04
o 1 74LS11
o 1 Dipswitchs
o 1 Protoboard
o 5 Leds
o 1 Fuente de Alimentación de 5 V.
o Cables de conexión
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3.4.2. Implementación
4. CONCLUSIONES
5. BIBLIOGRAFÍA
http://educativa.catedu.es/44700165/aula/archivos/repositorio//4750/492
0/html/1_sistemas_digitales.html
http://www.slideshare.net/lmggr/sistemas-combinacionales-12605277
http://es.wikipedia.org/wiki/Sistema_combinacional
6. ANEXOS