UNIVERSIDAD DE CONCEPCION

PROYECTO ELECTRONICA (AMPLIFICADOR DIFERENCIAL Y

COMPUERTA LÓGICA NAND).

Jorge Alejandro Ávila Morales

e-mail: jorgavila@udec.cl
Nicolás Alejandro Cárdenas Canales
e-mail: nicocardenas@udec.cl

-Introducción Como todo circuito amplificador con transistor(es),

La mayoría de los circuitos digitales hoy en día primero se debe localizar el punto Q de operación
están construidos a base de un mismo prototipo de máxima excursión, para ello se procede a
de lógica booleana, siendo ésta la orientada a la realizar el análisis en corriente continua, para ello
realización de sistemas combinacionales como el transistor a utilizar será el 2N4224 y los datos
compuertas lógicas y redes en función de entregados en su hoja de especificación son los
expresiones canónicas, representaciones gráficas, siguientes:
mapas de Karnaugh, representaciones en sumas Tabla 1
de productos y productos de sumas, etc.
Es por esto que en el presente informe se hablará 2N4224
sobre una de las compuertas lógicas más Símbolo Min. Máx.
importante en el mundo de la electrónica digital,
la compuerta NAND con tecnología CMOS, que es
usada en la mayoría de los chips integrados del
mercado.
Además, el uso de amplificadores diferenciales
(amplificadores operacionales) en la actualidad
también cumple un rol fundamental en la
electrónica análoga, por sobre todo en el área de De la tabla anterior, se puede observar que el
sonido para equipos de alta fidelidad, pero se sabe fabricante solo entrega valores extremos
que el origen de éste sistema está basado en el soportados por el diseño físico del transistor. Una
principio de amplificadores diferenciales con vez analizado el datasheet con sus respectivas
transistores, ya sean bipolares o unipolares, es por especificaciones, se procede a escoger los valores
ello que para éste informe, se analizará el caso de adecuados para en máxima
los amplificadores en base a JFET y su alta
excursión simétrica. Por otra parte, teniendo en
impedancia de entrada.
cuenta que por enunciado ,
se procede a la utilización de las ecuaciones
Parte 1. Amplificador Diferencial
básicas de diseño para transistor JFET, éstas se
muestran a continuación:
A continuación se detallarán las características
deseadas para el amplificador diferencial en base a
JFET:


 Alta impedancia de entrada, para
frecuencia de corte baja en 50 Hz.
 Carga con salida asimétrica.
 Obtener la ganancia en modo común y en
modo diferencial.

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Bisección, bastará por analizar un solo lado del

circuito para determinar estos valores, ya que las
variables del lado opuesto del circuito serán
Si se escoge a como el valor promedio exactamente iguales, para esto se debe considerar
aproximado de los datos extremos entregados por la resistencia de “Source” como , ya que en
el fabricante, se tiene que: realidad, cada lado del circuito tiene su
independiente conectado en paralelo con respecto
al del lado opuesto, de esta manera es posible la
igualdad , de modo que la
nueva notación no provoque modificación en el
circuito, luego el circuito izquierdo del análisis DC
corresponde a:

El punto de operación para ambos transistores

estará dado por:

, ,
y .

Fig. 2
A continuación se presenta el esquema del circuito
a construir:
Si se realiza una LVK en la malla del lado izquierdo
y teniendo en cuenta que no circula corriente por
el “Gate” del transistor se tiene que:

Luego, al utilizar una LVK en la malla del lado

derecho, se tiene que:
Fig. 1

Luego las resistencias en modo incognito serán

, y .

Para encontrar los valores de las variables

incógnitas, se deberá analizar el circuito con Notamos que faltó determinar el valor de , para
respecto al análisis en DC, es decir, analizar el ello se debe realizar análisis en AC para así
circuito cuando los capacitores se comportan continuar con el análisis en modo diferencial y
como circuito abierto, y además por teorema de posteriormente con el análisis en modo común,

2
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para ello, se tomará el subcircuito del lado
derecho en donde se encuentra la resistencia de
carga (Fig. 3) y se utilizará el modelo del transistor
para bajas frecuencias (Fig. 4), ambos casos que
fueron mencionados anteriormente se presentan
a continuación:
Fig. 3
Fig. 4 – Modelo para bajas frecuencias.
Como observación, es claro ver que la Fig. 4
corresponde al caso general de un amplificador de
una etapa, es decir, nuestro circuito no tiene por
qué ser igual al que se muestra en la figura (ya que
no existe condensador de acoplamiento en la
resistencia , pero para modo diferencial se crea
un cortocircuito).
Luego, se sabe que el voltaje de salida de la
resistencia de carga es calculado al realizar el
equivalente del paralelo entre las resistencias
y , sabiendo además que la corriente de la
fuente dependiente es , se puede
calcular el voltaje de salida como:
3
Cabe destacar que ahora el voltaje será la
mitad de la magnitud calculada, esto es gracias a
que la resistencia de carga solo depende de un
lazo de las terminales del amplificador diferencial.
Ahora, a partir del análisis previo, se procederá a
realizar el análisis en modo Diferencial y en modo
Común. Partiendo por el análisis en modo
diferencial se tiene que:
Luego, reemplazado en la ecuación de voltaje de
salida:
Como se está considerando a como voltaje de
“entrada”, al dividir por a ambos lados de la
igual se tiene que:
Donde la corresponde a la ganancia de voltaje
en modo diferencial , es decir:
Por otra parte, se sabe que:
Donde corresponde a la resistencia de entrada
y es la ganancia de corriente en modo
diferencial (valor que se da a conocer en el
enunciado y que corresponde a 250), la resistencia
de entrada se debe multiplicar por dos ( ) ya
que representa a ambas resistencias de entradas
(para respectivamente), luego se
despeja de la ecuación anterior:
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109.970[kΩ]
Por lo que finalmente ambas resistencias de
entrada provocan una alta impedancia de entrada,
sin contar la alta impedancia propia de la
tecnología JFET. Finalmente es así como se obtiene
el valor de , ahora solo quedan como
incógnitas los valores de los capacitores que se
determinarán mas adelante, ahora falta analizar el
circuito en modo común, para esto se sabe que:
Si se analiza la Fig. 4, en el circuito del lado
derecho, al realizar una LVK en la malla de la
izquierda se tiene que:
Notar que se divide por dos ya que nuevamente
la carga está unida a un solo lazo del amplificador
diferencial y se multiplica por dos ya que
corresponde a la resistencia de un solo
subcircuito, luego recordando que se
tiene que:
Entonces reemplazando en la ecuación de la
corriente del modelo equivalente del circuito
para bajas frecuencias, se tiene que:
Dividiendo a ambos lados de la igualdad por
que corresponde al voltaje de entrada para modo
común, se tiene que:
4
Reemplazando valores, se llega a:
Y recordando que el voltaje de salida en modo
común dividido por voltaje de entrada en modo
común corresponde a la ganancia de voltaje en
modo común, se tiene que:
Por lo tanto, para obtener la ganancia de corriente
en modo común se tiene que:
Cabe notar que para este caso, la resistencia de
entrada no se debe multiplica por dos.
Una de las gracias del amplificador diferencial,
sobre todo en modo común, es que teóricamente
al aplicar dos señales de entrada “iguales”, la señal
de salida deberá ser igual a cero por perfecta
simetría en la construcción del circuito, pero en la
realidad esto no ocurre, ya que los conductores de
conexión a la entrada de los transistores actúan
como pequeñas antenas, es por esto que existe el
concepto de relación de rechazo al modo común
que se describe por la siguiente ecuación:
Donde “ ” es la ganancia del amplificador y
“ ” es la ganancia del amplificador en modo
común, se sabe que cuanto mayor sea ,
mejor. Una CMRR alta significa que el amplificador
diferencial amplifica la señal deseada y la
discrimina frente a la señal en modo común, para
este caso se puede predecir que el rechazo en
modo común para el voltaje debe ser menor que
el de corriente, luego se tiene que:
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Para voltaje: Donde es la frecuencia de corte, luego se deben

calcular las constantes de tiempo sabiendo que
:

Para Corriente:

Luego, como ambas constantes de tiempo

también son iguales, se tiene que:

Ahora que ya se conoce la mayoría de las

incógnitas del amplificador diferencial, es tiempo
de simular el circuito con “Pspice” y comparar
Ahora, según el método de análisis para los
nuestros datos obtenidos con respecto a los del
capacitores se sabe que ,
laboratorio virtual, para esto solo se considerará a
entonces despejando se tiene que:
, como los valores de los
condensadores no son pertinentes (todavía), la
siguiente tabla muestra la comparación de los
valores mencionados anteriormente:
Tabla 2
Finalmente, reemplazando valores se llega a:
Teórico Pspice

Como se mencionó anteriormente, los valores de

los capacitores serán idénticos, por lo que:

Se puede inferir que los datos calculados

anteriormente son correctos, ya que en los
cálculos teóricos, no se consideraron las De esta forma, el circuito equivalente del
características propias del transistor en si, es decir, amplificador diferencial para una frecuencia de
se calculó para el uso de un transistor en general corte inicial de (del modelo lineal
de tecnología JFET. para bajas frecuencias) es el siguiente:
Ahora para calcular los valores de los capacitores,
nuevamente se debe seguir el análisis en modo
AC. Utilizando el método que elige valores iguales
para los capacitores, lo cual conduce a frecuencias
de corte que interactúan pero no son iguales, se
sabe que:

Pero la frecuencia angular al mismo tiempo se

define como:
Fig. 5

5
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A continuación se presentaran las gráficas

correspondientes a los diferentes tipos de
ganancias calculados:

:
Fig. 10 - Fase

Se infiere que a grandes frecuencias, cercanas a

, el amplificador diferencial deja de
amplificar.
Fig. 6
Ganancia de voltaje diferencial:
Se puede observar que ambas corrientes son
prácticamente iguales, por lo tanto los cálculos
para ganancia de corriente diferencial son
correctos.

-Diagramas de Bode Fig. 11 - Magnitud

Ganancia de voltaje común:

Fig. 12 - Fase
Fig. 7 - Magnitud
Al igual que el resto de los gráficos, se puede ver
como la frecuencia de corte baja actúa en los
.

Ganancia de corriente diferencial:

Fig. 8 - Fase

Se puede observar que la “frecuencia de corte

baja” es aproximadamente , tal como lo
pedía el enunciado. Fig. 13 - Magnitud

Ganancia de corriente común:

Fig. 14 - Fase
Fig. 9 - Magnitud
Del gráfico se puede observar que el ancho de
banda de la corriente diferencial bordea
aproximadamente el rango de los hasta
los .

6
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Finalmente, a partir de los valores entregados por Donde se sabe que:

la simulación, se pueden comparar los valores de
las ganancias de voltaje/corriente en modo y
diferencial/común con los datos teóricos, además
de la frecuencia de corte baja. La tabla resumen se Y para este caso utilizando los valores de y
muestra a continuación: máximos de la hoja de especificación ( no
Tabla 3
se considera porque es muy pequeña), se tiene
Teórico Pspice que:

Luego, como la frecuencia de corte alta está dada

por el reciproco de la constante de tiempo “RC”,
además, como la resistencia no está
cortocircuitada, la frecuencia de corte se obtiene
De la Tabla 2 se puede afirmar que los valores de la siguiente ecuación:
teóricos con los del simulador son lo
suficientemente cercanos, datos que al variar un
pequeño porcentaje en modo ideal, serán
despreciables en modo real.
Como se analizó en la sección anterior, se observa
Para proceder al cálculo, se deberá colocar como
de los gráficos que a frecuencias cercanas a 700
criterio de diseño, una resistencia extra de entrada
[kHz], la magnitud de la señal comenzaba a
igual a , luego así:
decaer, es por ello que ahora se analizará el
circuito en modo AC para altas frecuencias, para
ello, existe un modelo lineal del transistor, el cual
contiene capacitancias extras (capacitancias
parasitas modeladas) provocadas por este
dispositivo, el cual se presenta en la Fig. 15:

Lo que es un resultado relativamente cercano a los

entregados por los gráficos, aunque en ellos se vea
la existencia de dos polos para altas frecuencias,
siempre el primero determinará la frecuencia de
corte alta.
Para finalizar el análisis de diseño, se verá la
Fig. 15 respuesta en frecuencia para las impedancias de
Este modelo para transistores JFET en entrada y salida, luego su análisis en potencia
amplificadores de una etapa puede simplificarse si respectivo, por supuesto en ambos modos
(diferencial y común) además el análisis para el
y solo si “ ” y además “
transistor y eficiencia del circuito.
” , llegando así al siguiente
Se sabe que la impedancia de entrada del
modelo:
amplificador diferencial considerará aparte de los
valores de las resistencias, las capacitancias de
entrada, de esta forma, analizando en modo
diferencial y considerando ambas impedancias de
entrada del circuito se tiene que:

Fig. 16

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Del mismo modo, para análisis en modo común, se
tiene que la impedancia de entrada es:
Para el caso de la impedancia de salida, se debe
considerar la resistencia en serie al capacitor
(véase la Fig. 5), luego la impedancia de salida
no depende de ningún modo de análisis en
especial (diferencial o común), es por ello que:
Finalmente, las gráficas de respuesta en frecuencia
para las impedancias de entrada (modo diferencial
y común) y salida, se muestran a continuación:
Impedancia entrada modo diferencial:
Fig. 17 - Magnitud
Fig. 18 - Fase
La Fig. 17 muestra la respuesta en frecuencia de la
impedancia de entrada para modo diferencial, es
importante destacar que la impedancia de entrada
para bajas frecuencias marca alrededor de 160db,
contrario es para altas frecuencias, que su
impedancia de entrada bordea los 110db.
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Impedancia entrada modo común:
Fig. 19 - Magnitud
Fig. 20 - Fase
Nótese que para este caso, la impedancia de
entrada a bajas frecuencias bordea los 150db, caso
contrario ocurre para altas frecuencias, en donde
la impedancia de entrada es cercana a los 95db.
Impedancia de salida:
Fig. 21 - Magnitud
Fig. 22 - Fase
En el gráfico de la Fig. 21 se muestra la respuesta
en frecuencia de la impedancia de salida, nótese
que a bajas frecuencias esta responde a 160db,
mientras que a altas frecuencias llega alrededor de
70db.
Para terminar éste análisis del circuito análogo,
queda determinar las potencias de entrada, salida
y las consumidas por cada transistor. La potencia
de entrada corresponde a la potencia suministrada
por las fuentes continuas, entonces por ley de
ohm y sumando cada una de las potencias se tiene
que:
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De la Fig. 5 se sabe que ambas corrientes y
son iguales (por ley de corriente de Kirchhoff), y al
mismo tiempo se tiene que
luego:
Por otra parte, se sabe que la potencia de salida
está referida a la resistencia de carga , luego:
Pero la corriente de salida varía con respecto a
las señales de entrada.
Para éste caso, la ecuación que describe la
eficiencia del circuito de amplificador diferencial
está dada por:
Si reemplazamos los valores de ambas potencias
de forma algebraica se tiene que:
Como la eficiencia se calcula a partir de los valores
de las potencias disipadas, éstas deben ser valores
RMS (por las señales alternas) para que el análisis
sea estable, del mismo modo, si se considera que
la corriente que circula a través de la resistencia
de carga es muy pequeña en comparación con
el resto de los demás valores, la eficiencia será
cercana al + ) % en donde “ ” depende de la
diferencia en las señales de entrada (con ).
Cabe notar que por la relación de eficiencia, es
posible calcular de forma aproximada el valor de la
potencia de salida. Si se despeja de la
ecuación correspondiente, se tiene que:
Suponiendo que , se tiene que:
,
Por lo tanto, se puede concluir que la baja
eficiencia del circuito corresponde a las altas
impedancias de entrada de los transistores JFET,
además, como se trata de un amplificador
diferencial, la corriente de carga siempre suele
ser muy menor al resto.
Por último, se procede al análisis en potencia para
los transistores utilizados en el diseño del circuito,
para ello, la ecuación que describe el
comportamiento de éste, está dado por:
Desarrollando la integral de la definición de
potencial, para el caso en que no existan señales
de entrada, se tiene que:
Y para el caso en que si existan señales de entrada,
la potencia se comporta como:
Por lo tanto, reemplazando los valores
correspondientes, se obtiene que:
.
Parte 2. Compuerta Lógica
En esta sección del documento, se presentará el
diseño de una Compuerta Lógica NAND de tres
entradas con tecnología CMOS (Complementary
metal-oxide-semiconductor). Se sabe que la
tecnología CMOS trabaja con transistores del tipo
MOSFET de enriquecimiento (sin sustrato) de
canal N y P, por lo que se necesitaran ambos tipos
de transistores para la fabricación de la compuerta
lógica. Para ello, se escogieron los transistores
“IRF610” y “IRF9630” ya que presentan una rápida
velocidad en respuesta y ambos son
complementarios. Como se sabe, estos
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transistores pueden ser modelados por simples

interruptores que se abren o se cierran
dependiendo de la señal de entrada (estados
lógicos 1 o 0) en el GATE, además, como poseen
una alta impedancia de entrada, las pérdidas son
insignificantes, por ello solo se necesitarán 6
Fig. 26 – Curvas IRF610 e IRF9630.
transistores y una fuente de alimentación para
armar el circuito. Finalmente, simulando el circuito en “Pspice” se
tiene:
La simbología típica de estos dispositivos es:

Fig. 23

Luego, el circuito diseñado de la compuerta NAND

es:
Fig. 27

Por otro lado, para las distintas entradas lógicas

(A-B-C), cada una retrasada una cierta cantidad de
micro-segundos con respecto a la otra, se tiene la
siguiente respuesta en su salida:

Fig. 28
Fig. 24
Donde el primer subgráfico de la Fig. 20
Y su equivalente como compuerta es: corresponde a la salida del circuito lógico para las
distintas entradas que se muestras abajo. Por
tabla de la verdad se sabe que:

Fig. 25

Fig. 29

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Donde se puede apreciar que la salida del circuito
solo será “LOW” (0 Lógico) cuando todas las
entradas del circuito sean “HIGH” (1 Lógico).
Para finalizar, se verá el tiempo de respuesta para
el 1 y 0 Lógico, para ello se debe tomar en cuenta
que en general:
Fig. 30
La entrada y salida de una compuerta lógica
respeta un cierto rango de valores admisibles para
su óptimo funcionamiento (ver Fig. 29), por lo
mismo, se sabe que fuera de ese rango, habrá un
estado transitorio en donde la forma de la señal
podría variar de forma oscilatoria, es por ello que
para circuitos digitales se debe respetar esta
convención.
Luego simulando en Pspice, se obtiene el Rise
Time y el Fall time del circuito diseñado:
Fig. 31
Donde se puede observar que:
Esto es, considerando que los Rise time y Fall time
de las entradas son casi ideales.
Si comparamos la velocidad de respuesta del
circuito diseñado visto con anterioridad con un
circuito integrado NAND, también con tecnología
CMOS (CD4023B), se puede observar que el
circuito diseñado es mucho mas rápido que el
11
CD4023B, ya que presenta un tiempo típico de
.
Fig. 32
Esto se debe a que la construcción del circuito
integrado es menos eficiente (en el sentido de la
velocidad) que el diseño propuesto, ya que
contiene mas etapas negadoras de las necesarias.
Esto es debido a que en la realidad, para lograr un
circuito mas estable, es necesario anteponer mas
etapas o porque simplemente la construcción de
un NAND es mas económica en base a negadores y
compuertas NOR (como se muestra en la Fig. 32).
.
Fig. 33
-Conclusiones
Amplificador diferencial
Muchas veces se suele cometer el error de pensar
en que si se usan cálculos teóricos en base a
dispositivos ideales con matemática analítica los
resultados deben ser exactos. Esto es falso, ya que
un transistor contiene muchas regiones no-
lineales, por lo que el estudio basado en este tipo
de circuitos siempre es linealizado, por ende,
existe un cierto margen de error en los cálculos, es
por esto que los datos obtenidos en forma teórica
no coinciden en un 100% con los datos simulados
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por Pspice (un claro ejemplo de éste, es la

ganancia de corriente en modo común), además
de que siempre se consideraron los cálculos para
transistores en forma generalizada, es decir, no se
tomó en cuenta las limitaciones entregadas por el
fabricante (solo y ).

Compuerta Lógica
Para el caso de la compuerta lógica, se
comprendió que el diseño del circuito marcharía
mejor si se consideraban los transistores
complementados, es decir, pertenecientes a la
misma serie (solo con distintos canales) y no
transistores PMOS y NMOS al azar.
Se vio también que el Time Rise no debe ser
necesariamente igual al Fall Time, y por último,
que existen miles de formas para armar un circuito
lógico, uno mas eficiente que el otro, pero sin
implicación que sea mas económico, es por esto
que varios fabricantes diseñan sus circuitos
integrados en base a mas etapas, por ende un
mayor retardo pero con fines económicos más
prácticos.

REFERENCIAS

[1] “Diseño Electronico”, 3ª Edición, C. J. Savant

ALHAMBRA MEXICANA, S.A., 2000.

[2] “Circuitos Electronicos” Norbert R. Malik,

Pearson Educación, 1996 - 1136 pages, 1996.

[3] “Principios de Electrónica”, 6ª Edición, A. Paul

Malvino, Pearson Educación, 2000.

[4] “Microelectronic circuits” by Sedra Smith 5th,

Oxford University Press, 2004.

[5] “Electrónica”, 2ª Edición, Allan R. Hambley,

Pearson Educación, 2001.

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