Introdução ao Projeto de Circuitos Integrados Digitais

Coordenador do Centro de Treinamento: Prof. Dr. João Antonio Martino

Objetivo:

Descrever o fluxo de projetos de circuitos integrados digitais, proporcionando ao aluno

obter conhecimentos introdutórios de três das quatros principais etapas de
desenvolvimento de um circuito integrado composto por elementos digitais.

Dados do Curso:

Nome: Introdução a Projeto de Circuitos Integrados Digitais

Carga horária: 32 horas, realizado de terça-feira à sexta-feira (10/07 a 13/07)

Ementa:

Introdução a descrição e simulação de hardware usando a linguagem Verilog

Introdução a extração de cobertura de código
Introdução a síntese lógica
Introdução a prototipação em FPGA

Professores Envolvidos:

• Luciana Montali (Luciana.montali@nscad.org.br)

• Ruy Costa (ruy.costa@nscad.org.br)
• Vinicius Martins (vinicius.martins@nscad.org.br)

Atividades Experimentais:

• Desenvolvimento de um RTL sintetizável utilizando conceitos de máquinas de

estado e de descrição de hardware. (Compiladores de Verilog).
• Instrumentação da descrição hardware para coletado de cobertura de código.
Extração de cobertura de código (Incisive Simulator e Incisive Metrics
Coverage).
• Síntese Lógica Inicial utilizando a tecnologia da XFAB 180 nanômetros (Basic
Static Timing Analysis – BSTA, RTL Compiler e Conformal Equivalence
Checking).
• Prototipação do relógio em FPGA.
 Cronograma
Dia 1 – 10/07 (terça-feira)
• Manhã (08:30 às 12:30)
o Introdução / Abertura

Instrutor: Professor Dr. João Antonio Martino

o Fluxo de criação de um circuito integrado digital.

Instrutor: Shiroma Montali

• Tarde (14:00 às 18:00)

o Introdução a Verilog (princípios básicos, verilog como descrição de hardware).

Compilar, Elaborar e Simular (em único passo) Verilog

Instrutores: Ruy Costa e Vinicius Martins

Atividades:
§ Laboratório 1: Design e validação das portas AND e OR
§ Laboratório 2: Design e validação de um Multiplexador

Dia 2 - 11/07 (quarta-feira)

• Manhã (08:30 às 12:30)
o Introdução a Verilog (princípios básicos, verilog como descrição de hardware).
Compilar, Elaborar e Simular (em único passo) Verilog

Instrutores: Ruy Costa e Vinicius Martins

Atividades:
§ Laboratório 3: Design e validação de um Contador
§ Laboratório 4: Design e validação de um Decodificador para BCD

• Tarde (14:00 às 18:00)

o Laboratório de Verilog (Verilog + Testbench)

Instrutores: Vinicius Martins e Ruy Costa

Atividades:
§ Laboratório 1: Design do Black Jack
§ Laboratório 2: Validação do Black Jack (Testbench)
Dia 3 – 12/07 (quinta-feira)
• Manhã (08:30 às 12:30)
o Instrumentação e extração de cobertura de código para o Black Jack.

Instrutores: Vinicius Martins e Ruy Costa

Atividades:
§ Laboratório 1: Instrumentação do Design.
§ Laboratório 2: Extração e análise da cobertura de código.
§ Laboratório 3: Aperfeiçoar o testbench para obter uma cobertura de
código mais elevada.

• Tarde (14:00 às 18:00)

o Introdução à síntese lógica. Síntese lógica básica do BlackJack.

Instrutores: Shiroma Montali e Vinicius Martins

Atividades:
§ Laboratório 1: Introdução ao fluxo de síntese lógica
§ Laboratório 2: Utilização dos três tipos de síntese lógica: Genérico,
Mapeado e Incremental.
§ Laboratório 3: Criação das condições de contorno e introdução a
comparação de equivalência lógica.

Dia 4 – 13/07 (sexta-feira)

• Manhã (08:30 às 12:30)
o Introdução a FPGA. Conceitos, evolução e prototipação.

Instrutores: Shiroma Montali e Vinicius Martins

Atividades:
§ Laboratório 1: Prototipação em FPGA de um relógio desenvolvido em
Verilog.

• Tarde (14:00 às 18:00)

o Introdução ao Fluxo de Síntese Física

o Fechamento dos laboratórios. Revisão de todos os conceitos abordados no

curso.

Instrutores: Vinicius Martins e Ruy Costa