LAPORAN PRAKTIKUM

PRAKTIK TEKNIK DIGITAL

FLIP-FLOP

NAMA :
RAHMA SEPTININGRUM NIM 17502244013

ANGGOTA KELOMPOK :
NOOR AHWAN NIM 17502244007
HERIZAL K NIM 17502244011

PRODI PENDIDIKAN TEKNIK ELEKTRONIKA

FAKULTAS TEKNIK
UNY
2018
 I. TUJUAN PERCOBAAN
Setelah selesai Praktikum Mahasiswa diharapkan dapat:
1. Memahami kerja rangkaian Latch yang tersusun dari gerbang NAND.
2. Memahami kerja rangkaian Latch yang tersusun dari gerbang NOR.
3. Memahami cara kerja rangkaian Clocked R-S Flip-Flop dari NAND Gate dan
NOR Gate.
4. Menjelaskan sifat dan cara kerja rangkaian D Flip-Flop dari NAND Gate.
5. Menjelaskan sifat dan cara kerja rangkaian D Flip-Flop yang menggunakan IC
tipe 7474.
6. Menjelaskan sifat dan cara kerja rangkaian J-K Flip-Flop dengan menggunakan
IC tipe 7473.
7. Merangkai dan menganalisa rangkaian T Flip-Flop.
8. Menjelaskan sifat dan cara kerja rangkaian T Flip-Flop.

II. DASAR TEORI

A. NAND GATE LATCH

Rangkaian dasar Flip-Flop dapat disusun dari dua buah NAND gate atau NOR gate.
Apabila disusun dari NAND gate, disebut dengan NAND Latch atau secara sederhana
disebut latch). Dua buah NAND gate disilangkan antara output NAND gate-1
dihubungkan dengan salah satu input NAND gate-2, dan sebaliknya. Output gate
(output latch) diberi nama Q dan Q’. Pada kondisi normal kedua output tersebut saling
berlawanan. Input latch diberi nama SET dan RESET.

Gambar 7.1 menunjukkan symbol dari NAND

gate latch.

Gambar 7.1 NAND gate Latch

B. NOR GATE LATCH

 Dua buah NOR gate yang paling disilangkan dikenal sebagai NOR gate latch, dengan
dua buah output Q dan Q’ yang saling berlawanan serta dua buah input SET dan
RESET, seperti ditunjukkan pada gambar 7.2. Jika logika 1 diberikan pada input S,
maka kondisi ini menyebabkan FF di set ke 1 (Q=1). Jika logika 1 diberikan ke input
R, maka kondisi ini menyebabkan FF di reset ke 0 (Q=0).

Gambar 7.2 NOR gate Latch

C. CLOCKED R-S FLIP – FLOP

Clocked RS Flip-Flop merupakan suatu latch yang dilengkapi dengan sebuah terminal
untuk pulsa clock. Pulsa clock tersebut akan mengatur keadaan SET ataupun RESET
dari Flip-Flop ini, yang juga tergantung dari keadaan logic pada terminal-terminal input
R dan S nya.
Apabila pulsa clock berada pada keadaan logic 0, maka perubahan keadaan logic pada
terminal input R dan S tidak akan mengakibatkan perubahan pada input Q dan Q’.
Tetapi bila pulsa clock berada pada keadaan logic 1, maka perubahan-perubahan pada
input R dan S akan mengakibatkan perubahan pada output Q dan Q’. Perubahan tersebut
sesuai dengan sifat latch pembentuknya.
Clocked RS Flip-Flop akan berada pada keadaan SET (Q=1) bila pulsa clock berada
pada keadaan 1 dan input S juga berada pada keadaan SET (Q=1) bila pulsa clock
berada pada keadaan q dan input S juga berada pada keadaan logic 1. Sedangkan
keadaan RESET (Q=0) akan terjadi jika pulsa clock berada pada keadaan logic 1 dan
input R berada pada keadaan logic 1.

D. CLOCKED RS FLIP-FLOP DENGAN NAND GATE

Selain dengan menggunakan NOR gate, Clocked RS Flip-Flop juga dapat dibentuk
dengan menggunakan NAND gate. Clocked RS Flip-Flop akan berada pada keadaan
SET
(Q=1) bila pulsa clock berada pada keadaan 1, dan input S juga berada pada keadaan
logic 1. Sedangkan keadaan RESET (Q=0) akan terjadi jika pulsa clock berada pada
keadaan logic 1 dan input R juga berada pada keadaan logic 1.
E. D FLIP-FLOP DENGAN NAND GATE

D Flip-Flop merupakan suatu RS Flip-Flop yang ditambah dengan suatu inverter pada
RESET inputnya. Sifat dari suatu D FF adalah : Output Q akan berada pada keadaan
logic (Q=1) bila input D dan pulsa clock dalam keadaan logic 1. Dan bilamana input D
dalam keadaan logic 0, maka D FF ini akan berada dalam keadaan RESET (Q=0).
Jika Clock berada pada kondisi logic 0, maka perubahan logic pada input D tidak akan
mempengaruhi outputnya.

F. D FLIP-FLOP DENGAN IC 7474

Di dalam sebuah IC tipe 7474, terdapat 2 buah D FF yang memiliki terminal CLEAR
dan PRESET. Apabila diberikan logic 0 ke terminal CLEAR maka output Q akan
bearada pada keadaan logic 1 (SET).
Fungsi dari terminal-teminal input lainnya, yaitu Cloock dan Data (D), samadengan D
FF biasa. Keadaan-keadaan logic yang terdapat pada input D akan diteruskan ke output
Q pada saat pulsa clock berubah dari keadaan logic 0 ke keadaan logic
D FF ini dapat digunakan untuk membuat rangkaian-rangkaian antara lain Shift
Resgister, counter.

G. CLOCKED J-K FF

Gambar 10.1 (a) menunjukkan seubah Clocked JK FF yang ditrigger oleh sisi menuju
positip dari pulsa cock. Input – input J dan K mengontrol keadaan FF dengan cara yang
sama seprti input-input S dan R kecuali satu perbedaaan menetu. Untuk keadaan ini FF
akan selalu berada dalam keadaan yang berlawanan.

Gambar 10.1 Clocked JK Flip-Flop

Bekerjanya FF ini ditunjukkan oleh bentuk gelombang pada gambar 10.2, yang dapat
dianalisa sebagai berikut:
a) Mula-mula semua input adalah 0 dan output Q samadengan 1.
b) Apabila terjadi sisi menuju positif dari pulsa clock pertama berlangsung pada
kondisi J=0 dan K=1, maka output Q=0.
c) Pulsa clock kedua mendapatkan J=0 dan K=0 pada saat melakukan transisi
positipnya, ini menyebabkan output Q tetap berada pada kondisi sebelumnya
yaitu Q=0.
d) Pulsa clock ketiga mendapatkan J=1 dan K=0 pada saat melakukan transisi
positipnya, ini menyebabkan output Q=1.
 e) Pulsa Clock keempat mendapatkan J=1 dan K=1 pada saat melakukan transisi
positipnya, ini menyebabkan FF toggle sehingga output Q berlawanan dari
kondisi sebelumnya yaitu menjadi Q=0.

Gambar 10.2 Bentuk Gelombang

Dari bentuk gelombang ini hendaknya diperhatikan bahwa FF tidak terpengaruh oleh
sisi menuju positip dari pulsa clock. JK FF adalah jauh klebih baik dari pada SR FF
karena tidak mempunyai keadaan kerja yang tidak menentu. Keadaan J=K=1, yang
menghasilkan operasi toggle, sangat banyak ditemukan pemakiannya di dalam semua
jenis alat hitung biner. Oleh karena itu, JK FF digunakan secara luas oleh hamper semua
sisitem-sistem digital.

H. T FLIP-FLOP

T (Toggle) Flip-Flop dapat diterminal T inpuy maka terbentuk dari modifikasi clocked
RS FF, D FF maupun J-K FF. T FF memiliki sebuah terminal masukan input, yaitu T
input dan 2 buah terminal keluaran yautu Q dan Q’.
T FF banyak digunakan pada rangkaian-rangkaian counter, pulsa generator, frekuensi
divider. Karena pemakaiannya relative lebih mudah dibanding dengan Flip-Flop jenis
lain yang memiliki banyak terminal input. Pada penggunaannya sebagai pembagi
frekuensi, maka satu tingkat T FF berfungsi sebagai pembagi 2.
Apabila diberian pulsa-pulsa kontinyu pada terminal T input maka pada output-
outputnya akan diperoleh pulsa – pulsa kontinyu dengan frekuensi sebesar setengah dari
inputnya. Jadi setiap 2 buah pulsa input akan menghasilkan sebuah pulsa output. Pada
percobaan ini dibuat suatu rangkaian T FF dengan menggunakan JK FF.

III. ALAT DAN BAHAN PERCOBAAN

1. Power Supply
2. Digital Trainer (EWB512)
3. IC TTL tipe : SN 7400 (NAND Gate)
 4. IC TTL tipe : SN 7402 (NOR Gate)
5. IC TTL tipe : SN 7408 (AND Gate)
6. IC TTL tipe : SN 7432 (OR Gate)
7. IC TTL tipe : SN 7404 (NOT Gate)
8. IC TTL tipe : SN 7474 (D FF)
9. IC TTL tipe : SN 7473 (J-K FF)

IV. LANGKAH PERCOBAAN

1. SR Flip Flop
1. Buatlah rangkaian seperti pada gambar 7.1

Gambar 7.1

2. Berilah input Set (S) dan Reset (R) dengan menggunakan input logic pada digital
trainer.
3. Amati dan catat logika Q dan Q’ untuk setiap perubahan input.
4. Catat hasilnya pada table percobaan
5 .Ulangi langkah 1-4 untuk gambar 7.2
SET
Q’

RESET Q

Gambar 7.2 a
2. RS Flip Flop
1. Buatlah rangkaian seperti pada gambar 9.1.

Gambar 9.1 Clocked RS Flip-Flop dengan NAND Gate

2. Hubungkan terminal input S , R dan Clock ke unit input yang ada pada trainer digital.

3. Periksa kembali semua rangkaian, jika sudah benar nyalakan power supply

4. Berikanlah masukan logik seperti pada tabel keterminal input S, R, dan Clock. Catat
kondisi outputnya.

5. Matikan power supply.

6. Buatlah rangkaian seperti pada gambar 9.2

Gambar 9.2 Clocked RS Flip-Flop dengan NOR GATE

7. Hubungkan terminal input S , R dan Clock ke unit input yang ada pada trainer digital.
8. Periksa kembali semua rangkaian, jika sudah benar nyalakan power supply
9. Berikanlah masukan logik seperti pada tabel keterminal inpur S, R, dan Clock. Catat
kondisi outputnya.
10. Matikan power supply.

3. D Flip Flop
1. Buatlah rangkaian seperti pada gambar .1

Gambar 9.1 D FF dari NAND gate

2. Hubungkan terminal input D dan Clock ke terminal input logik pada trainer digital
3. Periksa kembali semua rangkaian, jika sudah benar nyalakan power supply
4. Berikanlah masukan logik seperti pada tabel keterminal input D dan Clock. Catat
kondisi outputnya.
5. Matikan power supply.
6. Buat rangkaian seperti pada gambar 9.2
7. Hubungkan terminal input D, Clock, PRESET dan CLEAR ke terminal input logik pada
trainer digital
8. Periksa kembali semua rangkaian, jika sudah benar nyalakan power supply
9. Berikanlah masukan logik seperti pada tabel keterminal input D , Clock., PRESET dan
CLEAR . Catat kondisi outputnya.
10. Matikan power supply.

Gambar 9.2. D Flip-Flop dengan IC 7474

4. JK Flip Flop
1. Buatlah rangkaian seperti pada gambar 10.3.

Gambar. 10.3. J – K Flip Flop

2. Hubungkan terminal input J , K , Clock dan Clear ke unit input yang ada pada
trainer digital.
3. Periksa kembali semua rangkaian, jika sudah benar nyalakan power supply
4. Selanjutnya berikanlah keadaan-keadaan logik input seperti pada tabel, kondisi
Clear pada logik 0 , amati kondisi outputnya.
5. Ulangi percobaan tersebut untuk Clear = 1, amati kondisi outputnya.
6. Berikanlah masukan logik seperti pada tabel keterminal input S, R, dan Clock.
Catat kondisi outputnya.

5. T Flip Flop
 1. Buatlah rangkaian seperti pada gambar 11.

Gambar 11. T Flip-Flop dari J K Flip-Flop

2. Hubungkan terminal input J, K dan Clock ke terminal input logik pada trainer digital
3. Periksa kembali semua rangkaian, jika sudah benar nyalakan power
4. Berikanlah masukan logik seperti pada tabel keterminal, dan Catat kondisi outputnya.

V. LAPORAN HASIL PENGAMATAN

1. Tabel Percobaan Latch dari gelombang NAND

INPUT OUPUT FF
SET RESET NAND Gate NOR Gate
Q Q’ Q Q’
1 1 Q Q Tetap Tetap
0 1 1 0 1 0
1 0 0 1 0 1
0 0 Tetap Tetap Q Q

2. Tabel Latch dari NOR GATE

Set Reset Output FF

Q Q’
0 0 Tetap Tetap
1 0 1 0
0 1 0 1
1 1 Tetap Tetap
3. Tabel kebenaran Cloked RS Flip-Flop dengan NAND Gate

A B Clo Q Q’
ck
0 0 0 Tetap Tetap
0 0 1 Tetap Tetap
0 1 0 Tetap Tetap
0 1 1 0 1
1 0 0 Tetap Tetap
1 0 1 1 0
1 1 0 Tetap Tetap
1 1 1 Q Q
0 0 0 Tetap Tetap
0 0 1 Tetap Tetap
0 1 0 Tetap Tetap
0 1 1 0 1

4. Tabel kebenaran Cloked RS Flip-Flop dengan Nor Gate

A B Clo Q Q’
ck
0 0 0 Tetap Tetap
0 0 1 Tetap Tetap
0 1 0 Tetap Tetap
0 1 1 0 1
1 0 0 Tetap Tetap
1 0 1 1 0
1 1 0 Tetap Tetap
1 1 1 Q Q
0 0 0 Tetap Tetap
0 0 1 Tetap Tetap
0 1 0 Tetap Tetap
0 1 1 0 1

5. Tabel kebenaran D. Flip-flop dari NAND Gate

B Clo Q Q’
ck
0 0 Tetap Tetap
0 1 0 1
1 0 Tetap Tetap
1 1 1 0
0 0 Tetap Tetap
0 1 0 1
1 0 Tetap Tetap
 1 1 1 0

6. Tabel kebenaran D. Flip-flop dari IC 7474

p clea Clo D Q Q’
r r ck
es
e
n
t
0 0 0 0 0 1
0 0 1 1 Tetap Tetap
0 1 0 0 1 0
0 1 1 1 Tetap Tepat
1 0 0 0 0 1
1 0 1 1 Tetap Tetap
1 1 0 0 Tetap Tetap
1 1 1 1 Tetap Tetap
1 1 1 1 1 0
7. Tabel Kebeneran J-K
Flip-flop

INPUT OUTPUT CLEAR OUTPUT CLEAR (1)

(0)
J K CLOC Q Q’ Q Q’
K
0 0 1 0 1 0 1
0 0 0 Mengingat Mengingat Mengin Menging
gat at
0 1 1 Mengingat Mengingat Mengin Menging
gat at
0 1 0 Mengingat Mengingat Mengin Menging
gat at
1 0 1 Mengingat Mengingat Mengin Menging
gat at
 1 0 0 Mengingat Mengingat 1 0
1 1 1 Mengingat Mengingat Mengin Menging
gat at
1 1 0 Mengingat Mengingat 0 1
1 0 1 Mengingat Mengingat Mengin Menging
gat at
1 0 0 Mengingat Mengingat 1 0
1 1 1 Mengingat Mengingat Mengin Menging
gat at
1 1 0 Mengingat Mengingat 0 1

8. Tabel Kebeneran T Flip-flop

INPUT OUTPUT
J-K CLOCK Q Q’
1 0 0 1
1 1 0 1
1 0 1 0
1 1 1 0
1 0 0 1
1 1 0 1
1 0 1 0
1 1 1 0
1 0 0 1
1 1 0 1

VI. ANALISA DATA

Dari hasil percobaan yang telah kami lakukan, kami mendapatkan beberapa data sebagai
berikut.

A. NAND dan NOR Gate Latch

Tak Tentu.
Pada rangkaian NOR gate latch apabila Set dan Reset yang dinput berlogic 1 maka outputnya
Q dan Q’ adalah Tak Tentu. Apabila Set 0 dan Reset 1 maka Keluaran Nor gate Q adalah 0 dan
Q’ adalah 1. Apabila Set 1 dan Pada rangkaian NAND gate latch apabila Set diberi logik 1 dan
Reset diberi logik 1 maka outputnya Q dan Q’ adalah Tak berubah. Bila Set diberi logik 0 dan
Reset diberi logik 1 maka outputnya Q adalah 1 dan Q’adalah 0. Bila Set yang di input berlogik
1 dan Reset di input logik 0 maka outputnya Q adalah 0 dan Q’ adalah 1. Sedangkan jika Set
dan Reset yang di input berlogik 0 maka outputnya Q dan Q’ adalah Reset 0 maka Keluaran
Nor gate Q adalah 1 dan Q’ adalah 0. Sedangkan bila Set dan Resetnya berlogic 0 maka
outputnya Q dan Q’ adalah Tak Berubah.
B. RS FLIP FLOP
Pada rangkaian Clocked RS Flip-Flop dengan NAND gate, semua output akan berlogic Tak
Tentu kecuali jika inputnya : a) S=0, R=1 dan Clock = 1, b) S=1, R=0 dan Clock berlogic 1, c)
semua input S,R,Clock berlogic 1. Apabila nilai S=0, R dan Clock = 1, maka outputnya Q=0
dan Q’=1. Jika nilai S=1, R=0 dan Clock berlogic 1, maka outputnya Q=1 dan Q’=0. Jika
semua input baik S,R, dan Clock=1, maka outputnya akan berlogic memory.
Pada rangkaian Clocked RS Flip-Flop dengan NOR gate, semua outputnya akan berlogic Tak
Tentu jika a) logic S,R, dan Clock = 0, b) S=0, R=1, Clock=0, c) S=1, R=0, Clock=0, d) S=1,
R=1, Clock=0, e) semua input S,R, dan Clock = 0 ataupun 1. Apabila nilai S,R=0 dan Clock =
1, maka outputnya memory. Jika nilai S=0, R dan Clock=1 maka outputnya Q=0 dan Q’=1.
Jika nilai S=1, R=0 dan Clock = 1, maka outputnya berlogic Q=1 dan Q’=0.
C. FLIP FLOP
Pada rangkaian D FF dari NAND gate apabila Input D dan Clock=0 maka outputnya Q dan
dan Q’ berlogic Tak Tentu. Jika inputnya D=0, dan Clock=1 maka outputnya adalah Q= 0 dan
Q’=1. Jika inputnya D=1, Clock=0 maka keluaran Q dan Q’= Tak Tentu. Sedangkan untuk
input D dan Clock=1 maka keluaran Q= 1 dan Q’=0.
Pada rangkaian D FF dengan IC 7474, output akan berlogic tak tentu jika inputnya berlogic a)
Clock dan D berlogic 1, b) Clock=0, D=1, c) Clock=1, D=0. Namun Q akan berlogic 0 jika
semua input berlogic 0 ataupun Clock=0, dan D=1. Untuk Q berlogic 1 jika a) semua inputnya
berlogic 0 atau 1, b) Clock=0, D=1, c) Clock=1, D=0. Sedangkan untuk Q’ berlogic 1 jika
semua inputnya berlogic 0 ataupun Clock=1, D=0 dan Clock dan D=1.
D. JK FLIP FLOP
Pada rangkaian JK Flip-Flop jika Clear=0, Semua output Q akan menghasilkan logic 0 dan Q’
berlogic 1. Dan pada rangkaian JK Flip-Flop jika Clear=1, semua output Q akan berlogic 0 dan
Q berlogic 1, kecuali jika logic J dan K=1 sedang Clock berlogic 0.
E. T FLIP FLOP
Pada rangkaian T F-F, semua input yang diinputkan nanti semuanya akan menghasilkan
outputan yang sama yaitu Q berlogic 0 dan Q’ berlogic 1.

VI. PERTANYAAN DAN TUGAS

1. Buatlah rangkaian pembagi frekuensi yang mempunyai nilai pembagian 4.
Jawab :
VII. KESIMPULAN
Dari percobaan yang telah saya lakukan, dapat saya simpulkan bahwa rangkaian Flip-Flop
merupakan salah satu contoh komponen penyimpan data yang sering digunakan. Flip-flop
termasuk dalam jenis Multivibrator Bistabil, yaitu
mempunyai 2 keadaan output yang stabil, yaitu (1,0) dan (0,1). Rangkaian-rangkaian tersebut
dapat dibuat dengan cara NAND gate latch/NOR gate latch, RS Flip-Flop dengan NOR gate/RS
Flip-Flop dengan NAND gate, D Flip-Flop dengan NAND gate/D
Flip-Flop dengan IC 7474, J-K Flip-Flop dengan IC 7473, dan T Flip-Flop. Setiap rangkaian
penyimpan memilik fungsi masing-masing.
VII. LAMPIRAN