EXAMEN DE CIRCUITOS DIGITALES

1.- El registro de 4 bits de la figura, está formado por 4 FF de distinto tipo, conociendo los
datos facilitados en el cronograma adjunto, se pide completar el mismo para las salidas
Q0,Q1,Q2 y Q3.(PARCIAL)
Nota: El Reset es asíncrono. Observar el flanco de reloj que en cada caso sirve para activar
cada uno de los FF.

2.- Se quiere realizar un circuito sumador para números de dos bits (X1X0+Y1Y0). Utilizando
dos multiplexores 4-1, se pide diseñar un circuito para calcular sólo los dos bits de menos peso
del resultado de la suma S2S1S0.(PROBLEMAS)
3.- (PARCIAL)Sea la función lógica P (P3,P2,P1,P0), obtenida como el resultado de multiplicar
dos números de dos bits sin signo, A (A1,A0) y B (B1,B0).
a) Implementar P1 utilizando un multiplexor 4-1.
b) Implementar P0 utilizando un decodificador 4-6 con salidas activas en bajo.
NOTA: Utilicen en cada caso los esquemas adjuntos, señalando con una cruz las conexiones
válidas y añadiendo, cuando se necesite, el mínimo número de puertas lógicas que se
consideren necesarias.

4.- (HOJA1)Dado el circuito de la figura, se pide realizar la misma función lógica utilizando un
multiplexor 8-1 y el mínimo número de puertas lógicas necesarias.
5.- (HOJA1)Construir una OR-EXCLUSIVA de 3 entradas: (F = C . B . A) utilizando únicamente
los dos circuitos 74LS138 (decodificador de 3 a 8). Realizar las conexiones necesarias sobre
cada una de las patas de la figura, indicando claramente las entradas de datos, la salida f y las
patas que deben estar a '1' y a '0'.

6.- (HOJA1)Se quiere detectar la paridad de un mensaje de tres bits (b2, b1 y b0) de tal forma
que cuando una línea de control C, esté a '0' lógico, la paridad detectada debe ser par y
cuando C ='1' la paridad que se detecte debe ser impar. Se pide resolver el circuito utilizando
un multiplexor 4-1 y el mínimo número de puertas lógicas. Considere que cero '1' es paridad
par. NOTA: Utilice C y b2 como entradas de control S1 y S0 respectivamente.
7.-(HOJA1) Los multiplexores 2-1 de la figura tienen una señal de control S y dos entradas
(S=0 selecciona la entrada como 0). Se pide:
Implementar la función lógica F (D, C, B, A) = Ð M (0, 1, 4, 6, 8,
9, 10, 11) completando las conexiones en la figura. La variable D es la más significativa.
Indique con una x los cables que deben quedar unidos.

8.-(HOJA1) Dada la función de 4 variables F(ABCD) = A B + A C /D + BC + C D. Se pide:

a) Diseñarla utilizando el multiplexor 4-1 de la figura adjunta.
b) Diseñarla utilizando el decodificador 4-16 con salidas activas en bajo de la figura adjunta.
Añadir en cada caso las puertas adicionales mínimas que se consideren necesarias.
10.- (HOJA2)En el registro de desplazamiento de 4 bits de la figura, suponemos que
inicialmente Q0=Q1=0 y Q2=Q3 =1. Dibujar la señal de salida de cada FF, si una secuencia de
entrada 10101 se aplica a D síncronamente con el reloj.

11.- (HOJA2)En la siguiente figura dibujar el cronograma de las salidas Q para 6 ciclos de reloj
. Suponer que el primer y último FF son activos con flanco de subida y que el FF central lo es
con flanco de bajada. Considere que inicialmente todas las salidas son 0.

12.- (HOJA2)En el registro de 4 bits de la figura, suponemos que inicialmente Q 0 = Q1 =1 y Q2 =

Q3 = 0. Dibujar en el diagrama de tiempos la señal de salida de los FF 1,2 y 3 e indicar
razonadamente qué tipo de FF es el 0 (el primero a la izquierda)
Nota: Los flip-flops se activan por flanco ascendente de reloj

13.- (HOJA2)Dada la tabla de estados adjunta, calcular las ecuaciones de excitación si se

utilizan FF-JK para implementar el circuito. Dibujar el diagrama lógico del detector de
secuencia.
14.-
En el registro de 4 bits de la figura, suponemos que inicialmente Q 0=Q1=0, Q2=Q3=1. Dibujar en
un diagrama de tiempos, la señal de salida de cada flip-flop si la secuencia de entrada D se
aplica a D0 síncronamente con el reloj.
Nota: Los flip-flops se activan por flanco descendente de reloj

15.-(HOJA2)
Se pide diseñar el contador de 5 estados definido en clase que cumple las siguientes
características:
Cuenta cíclicamente los estados S3, S4, S5, S6 y S7 en orden creciente si una variable de
control M = 1 y en orden decreciente si M = 0. Evita bloqueos dirigiendo cualquiera de los
estados no definidos S0, S1 y S2 a cualquiera de los definidos excepto el S3. Realziar el
contador con a) FF-D. b) FF-JK y c) FF-T
NOTA: el estado se representa por su valor numérico (S3: 011; S4: 100; … y S7:111).
16.- (HOJA3)Hallar la secuencia por la cual pasa Q3Q2Q1Q0 en el contador de la figura,
suponiendo que inicialmente todos los biestables están a “1”.