Construirea şi depanarea PC-urilor

Curs 6

Microprocesoare

Există 2 categorii de microprocesoare:

- CISC (capitolul 3) – Complet Instruction Set Computing: Intel, AMD, Cyrix III ( dar
sunt aproximativ 50 de firme producătoare)
- RISC (capitolul 4) – Reduced Instruction Set Computing: Alpha AXP, Power PC,
MIPS, Sparc, PA ( de la HP), Java
Cel mai frecvent utilizate în favoarea măririi vitezei de execuţie şi paralelismului
(pentru servere)

3.1. Arhitectura de bază la microprocesoarele Intel Pentium

TLB – Translate Loofaside

Code
Buffer
Cache
BTB – Branch Target Buffer
TLB
FPU – Floatting Point Unit
256b

Prefetch BTB
Interf buffer
CU
mag
U V

2x32b

Registre
64b
FPU

magistrala de adrese
Data
Cache
TLB
magistrala de date

Pentium: - 32 de registre obţinute prin maparea celor 8 registre fizice.

Caracteristici generale ale microprocesoarelor:
1
 - viteza dată de frecvenţa ceasului şi de câte cicluri de ceas este nevoie pentru
realizarea unei operaţii
- overclocking – setarea frecvenţei prin jumperi
- dimensiunea magistralei: de adrese şi de date ( rata de transfer)
- cache L1 aflat pe chip-ul microprocesorului şi cache L2 integrat pe microprocesor

În arhitectura de bază se disting următoarele componente:

 2 unităţi de execuţie pentru operaţii cu numere întregi (U,V) organizate sub formă de
pipeline. Cele 2 unităţi pot executa simultan 2 instrucţiuni cu condiţia ca efectuarea celei
de-a doua să nu depindă de rezultatul execuţiei primei instrucţiuni.
 unitatea de VM (FPU) – lucrează în SP, DP ( adică pe 32, 64 b) şi execută operaţii cu
numere reale şi instrucţiunile multimedia; organizarea este tot pipeline
 memoria cache - L1 aflat pe chip-ul microprocesorului – este divizat în 2 părţi: cahe-ul
pentru date şi cache-ul pentru instrucţiunile programului (code). Deşi sunt asociative în
ambele sensuri, cele două cache-uri diferă prin modul de rescriere al conţinutului. Dacă
data cache-ului este de tip write back ( rescrie rezultatul într-un singur ciclu de ceas),
atunci code cache-ul este de tip write through (solicită timp de acces suplimentar, timp de
acces la DRAM). Atât cache-ul de date, cât şi cel de code includ un mecanism TLB, care
reduce asocierea dintre adresa simbolică folosită în diverse programe, cu adresa fizică,
unde se încarcă la momentul execuţie- unde are loc.
 magistrale: - de adrese ( 32b la Pentium, 36b la Pentium 3, 64b la Pentium4), oferă
informaţii privind capacitatea de adresare a microprocesorului. ( dacă are 32b  poate
vedea 232 adrese = 230x22 deci aproximativ 4GB de RAM)
- de date oferă informaţii privind rata de transfer
 Prefetch buffer – buffer de încărcare anticipată a instrucţiunilor. Instrucţiunile
programului (codul) din cache-ul pentru instrucţiuni se încarcă între Prefetch buffer
printr-o magistrală de 256 b, deci o capacitate de cel puţin 2 ori mai mare decât există
pentru execuţie (U-32b, V-32b, FPU-64b  un total de 128 b). Codul este testat pentru a
depista existenţa instrucţiunilor alternative, atunci când se identifică o instrucţiune
alternativă aceasta va fi transmisă pentru rezolvare la BTB.
 BTB – reprezintă unitatea de destinaţie salturi. Această unitate rezolvă condiţia impusă
de pipelines, care îşi solicită încărcarea instrucţiunilor în ordinea execuţiilor. Deci BTB va
încărca în Prefetch Buffer secvenţa corespunzătoare de instrucţiuni aferentă îndeplinirii
sau nu a condiţii specificate.

Execuţia a 2 instrucţiuni se desfăşoară în 5 etape:

- încărcarea din cahe-ul de cod a instrucţiunilor în Prefetch Buffer
- decodificarea primei instrucţiuni şi calculul adresei
- decodificarea celei de-a doua instrucţiune şi calcularea adresei
- executarea simultană a celor 2 instrucţiuni
- write back sau rescrierea în data cache a rezultatului

2
 Se observă că cele 5 etape pot să genereze anumite stări conflictuale pe care Intel
le numeşte stări de hazard:
- microprocesorul nu dispune la un moment dat de resursele necesare execuţiei unei
combinaţii particulare de instrucţiuni
- execuţia celei de-a doua instrucţiuni depinde de rezultatul execuţiei instrucţiunii
anterioare - - - se pierde timp
- destinaţia saltului nu se află în acel moment în cache-ul de cod ( miss cache)ceea ce
va solicita încărcarea adresei respective din DRAM.

3.2. Caracteristicile lui Pentium 4

 tehnologia Hyper Pipeline cu linii de asamblare în 20 de etape. Pipelines ating viteze

ridicate, iar instrucţiunile sunt descompuse în operaţii şi se numesc microoxuri,
caracteristică microprocesoarelor RISC
 existenţa unui cache pentru instrucţiuni, ce include şi urmărirea ordinii de execuţie a
acestora. Este de tip asociativ, pe 4 căi.
 dublarea frecvenţei pentru execuţia operaţiilor cu numere întregi (3 GHz) prin activarea
de semnale atât pe frontul crescător, cât şi pe cel descrescător.
 existenţa a 2 canale pentru RIMM-uri, care permit atingerea 3,2 GBps, rata de transfer
 o predicţie îmbunătăţită a instrucţiuni alternative, prin existenţa unui buffer de 4K, în
care sunt păstrate ultimele destinaţiei de salt utilizate de program
 existenţa unui cache de transfer de 256K, ceea ce permite atingerea unei rate de 48 de
GBps ( între cache şi microprocesor) prin activarea a 32B simultan la un ciclu de ceas
 includerea de 76 de instrucţiuni noi pentru extinderile multimedia din totalul de 144.
Intel numeşte această extindere SSE 2.
 utilitate pentru editarea, encodarea audio-video şi pentru internet