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LABORATORIO DE SISTEMAS DIGITALES EXPERIENCIA N°5

UNIVERSIDAD NACIONAL MAYOR DE SAN


MARCOS
(Universidad del Perú, DECANA DE AMÉRICA)

LABORATORIO DE SISTEMAS DIGITALES


“Circuitos Contadores”

Turno:
Jueves 10:00 – 12:00

Profesor:
Ing. Oscar Casimiro Pariasca
Alumno:
Osorio Quispe, Harold M. – 16190169

2019 - I
LABORATORIO DE SISTEMAS DIGITALES EXPERIENCIA N°5

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS


FACULTAD DE INGENIERIA ELECTRONICA

EXPERIENCIA N°5
CIRCUITOS CONTADORES
I. OBJETIVO:
1. Diseñar circuitos secuenciales autónomos (contadores) asíncronos y
síncronos utilizando CI’s estándar.
II. INFORME PREVIO
1. Describir el modo de operación del CI 74LS90, CI 74LS93, CI 74LS160,
CI 74LS161 y del CI 74LS193.
CI 74LS90: Este circuito integrado es un contador BCD o contador de décadas
de 4 bits, también puede ser usado como contador biquinario. Para que cumpla
la función de contador BCD, el input B debe conectarse a la salida QA (LSB) y
el clock debe aplicarse al input A. Para que funcione como contador biquinario
el input A se conecta al QD y el clock debe aplicarse al input B. Ya que este
contador cuenta con 4 entradas de reset se debe tener en cuenta para habilitar
la función de conteo la siguiente tabla:
ENTRADAS de RESET SALIDAS
R0(1) R0(2) R9(1) R9(2) QD QC QB QA
1 1 0 x 0 0 0 0
1 1 x 0 0 0 0 0
x x 1 1 1 0 0 1
x 0 x 0 CONTEO
0 x 0 x CONTEO
0 x x 0 CONTEO
x 0 0 x CONTEO
Diagrama del 74LS90

CI 74LS93: Este circuito integrado es un contador binario natural de 4 bits. Para


que cumpla la función de contador binario natural, la entrada B debe conectarse
a la salida QA (LSB) y el clock debe aplicarse a la entrada A. Ya que este
contador cuenta con 2 entradas de reset se debe tener en cuenta para habilitar
la función de conteo la siguiente tabla:
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ENTRADAS de RESET SALIDAS


R1 R2 QD QC QB QA
1 1 0 0 0 0
1 1 0 0 0 0
0 x CONTEO
x 0 CONTEO
Diagrama del 74LS93

CI 74LS160: Este integrado es un contador BCD síncrono de 4 bits con carga


paralela y despeje asíncrono. Las entradas P0, P1, P2 y P3 son las entradas
paralelas, éstas se activan cuando las entradas CET, CEP y ̅̅̅̅
𝑃𝐸 se encuentra
en bajo y (MR) ̅ en alto, de este modo se puede realizar la carga paralela.
Para realizar el conteo se debe colocar CET, CEP, (MR) ̅ y (PE) ̅ en alto. Las
salidas TC se activa al llegar al máximo estado (1001) y se desactiva al pasar
al siguiente estado (0000). La entrada (MR) ̅ se activa en bajo; resetea las
salidas.
Diagrama del 74LS160

CI 74LS161: Este integrado es un contador binario natural síncrono de 4 bits


con carga paralela y despeje asíncrono. Las entradas P0, P1, P2 y P3 son las
entradas paralelas, éstas se activan cuando las entradas CET, CEP y (PE) ̅ se
encuentra en bajo y (MR) ̅ en alto, de este modo se puede realizar la carga
paralela. Para realizar el conteo se debe colocar CET, CEP y (PE) ̅, (MR) ̅ en
alto. Las salidas TC se activa al llegar al máximo estado (1001) y se desactiva
al pasar al siguiente estado (0000). La entrada (MR) ̅ se activa en bajo;
resetea las salidas.
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Diagrama del 74LS161

CI 74LS193: Este integrado es un contador binario natural UP/DOWN de 4


bits con carga paralela. Para realizar la carga paralela se debe conectar los
pines PL y MR a tierra. Para realizar un conteo se debe colocar el clock en UP
(para conteo ascendente) o en DN (para conteo descendente), también MR a
tierra y PL a Vcc. La salida TCU (CARRY) nos proporciona un flanco de
subida al pasar del máximo estado al siguiente estado (el mínimo) cuando
usamos el clock en UP (conteo ascendente). La salida TCD (BORROW) nos
proporciona un flanco de subida al pasar del mínimo estado al siguiente
estado (el máximo) cuando usamos el clock en DN (conteo descendente).
Diagrama del 74LS193

2. ¿A qué se denomina MODULO de un contador? Diseñar un contador


síncrono de módulo 6 con el CI 74LS90. Determinar la relación que hay
entre las frecuencias de las señales en las salidas de los flip-flop con
la frecuencia de la señal de reloj.
Primero debemos conectar el pin CKB a la salida Q0 para que el CI 74LS90
funcione como contador de décadas. Luego conectamos las entradas R9(1) y
R9(2) a tierra. Después conectamos la salida Q1 a R0(1) y la salida Q2 a R0(2);
éstas salidas habilitan el conteo hasta que llega al estado 110 donde Q1 y Q2
se encuentran en alto. Cuando Q1=Q2=1 se habilita el reset en las salidas, ya
que R0(1)=R0(2)=1.
La relación entre las frecuencias en las salidas con respecto a la señal de reloj
es la siguiente:
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1
𝑃𝑎𝑟𝑎 𝑄0 ∶ 𝑓𝑄0 = 𝑓𝐶𝐿𝐾
2
1
𝑃𝑎𝑟𝑎 𝑄1 ∶ 𝑓𝑄1 = 𝑓𝐶𝐿𝐾
6
1
𝑃𝑎𝑟𝑎 𝑄2 ∶ 𝑓𝑄2 = 𝑓𝐶𝐿𝐾
6
Contador ascendente módulo 6

Salidas del contador ascendente módulo 6 con respecto al clock.

3. Explique el funcionamiento del CI 74LS93. Mediante el uso de las dos


entradas de reloj (CLKA y CLKB) y las dos entradas R0(1) y R0(2) se
puede truncar la secuencia en cualquier valor entre 0 y16. Para cada
una de las configuraciones mostradas indique la secuencia de conteo.
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(NOTA: Solo es necesario conectar CLKA a la señal de reloj externa, ya que


CLKB viene controlada por Q0
en todos los casos).
4. Para el circuito CI 74LS93, diseñar un contador módulo 14. Realizar el
diagrama de tiempos para la señal de RELOJ mostrada y dibujar las
formas de onda de salida (QA, QB, QC y QD) así como la entrada al
terminal RO1. Resalte la condición de borrado de los flip flops.

Uso del CI 74LS93: En el segundo circuito, se usó el 74LS93, se implementa la


cuenta de 0 a 15 y las gráficas en cada una de sus salidas demuestran que es
un divisor de frecuencia de la salida anterior.
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5. Para el CI 74LS193, ¿cómo se determina la señal de conteo? ¿Cuál es


la finalidad de las salidas /BORROW y /CARRY? ¿Qué ocurre cuando
la carga y las entradas de RESET se activan simultáneamente? ¿Cuál
de las dos entradas tiene mayor prioridad? Explique el modo de carga
paralelo en el contador 74LS193 Explicar los conceptos de señal
analógica y digital.
La señal de conteo se determina introduciendo el clock por una de las dos
entradas para éste. Una es el DN (clock down) para el conteo descendente, la
otra es el UP (clock UP) para el conteo ascendente.
La salida TCU (CARRY) nos proporciona un flanco de subida al pasar del
máximo estado al siguiente estado (el mínimo) cuando usamos el clock en UP
(conteo ascendente). La salida TCD (BORROW) nos proporciona un flanco de
subida al pasar del mínimo estado al siguiente estado (el máximo) cuando
usamos el clock en DN (conteo descendente). La finalidad de las salidas
CARRY y BORROW es la de aumentar la secuencia de conteo mediante la
interconexión de otro integrado 74LS193 de la siguiente manera:
Contador ascendente MOD 256

Contador descendente MOD 256


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Cuando la entrada de carga paralela (PL) y la entrada de reset MR (clear) se


activan simultáneamente la entrada de reset tiene mayor prioridad, es decir; las
salidas se resetean.
Para realizar la carga paralela se debe conectar los pines PL y MR a tierra.
Luego se procede a introducir los datos por las entradas (DO,D1,D2 y D3) que
se cargaran a las salidas (Q0,Q1, Q2 y Q3).
6. El circuito mostrado es un contador-divisor síncrono de 3 bits, que
puede ser implementado utilizando los CI 74LS76 y 74LS00: ¿Explique
el funcionamiento del contador y cómo se trunca la secuencia de
conteo? ¿Qué papel hace la puerta NAND? Introducir una señal de reloj
y compare las salidas Q0, Q1 y Q2 respecto a esta señal de reloj.
Grafique estas señales en un cronograma de tiempos.

Uso del CI. 74LS90: Primero se implementa la cuenta de 0 a 9 con un 74LS90


y posteriormente se une a otro 74LS90 para que la cuenta sea de 0 a 99 ya que
cada integrado es un contador BCD. Luego se implementó con dos integrados
hasta una cuenta menor a la máxima, que fue de 59.
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IV. BIBLIOGRAFÍA:
- https://es.wikipedia.org/wiki/Circuito_integrado_555
- https://es.slideshare.net/MIGUELBERNAL1998/monoestable
- https://www.uv.es/marinjl/electro/555.htm
- https://www.areatecnologia.com/electronica/circuito-integrado-555.html