TUGAS AKHIR MODUL 1

TEKNOLOGI KOMPUTER DAN INFORMATIKA

DISUSUN OLEH :
NONO SUPARNO
19021152310528
KELAS D

TAHUN 2019
SOAL

1. Seorang siswa merangkai beberapa gerbang yang dikombinasikan, yaitu 2

gerbang AND, 2 Gerbang OR, 1 gerbang NOT yang diletakkan diakhir rangkain.
Bantulah siswa ini menggambarkan gabungan gerbang tersebut dan buatlah
Tabel Kebenarannya.
2. Rangkaian dibawah ini adalah register geser dengan 4 BIT, analisis rangkaian
tersebut dan bagaimana prinsip kerja. Tuliskan kemungkinan yang terjadi pada
table kebenaran 4 inputnya.
Jawab
1. Seorang siswa merangkai beberapa gerbang yang dikombinasikan, yaitu 2 gerbang
AND, 2 Gerbang OR, 1 gerbang NOT yang diletakkan diakhir rangkain. Bantulah siswa
ini menggambarkan gabungan gerbang tersebut dan buatlah Tabel Kebenarannya.

a. Gerbang AND, OR dan NOT

A
B A . B+B (C+D)
A.B

A . B +B(C+D)
B .(C+D)

C C+D

b. Tabel Kebenaran

A B C D C+D A.B B.(C+D) A.B+B(C+D) A.B+B(C+D)

0 0 0 0 0 0 0 0 1
0 0 0 1 1 0 0 0 1
0 0 1 0 1 0 0 0 1
0 0 1 1 1 0 0 0 1
0 1 0 0 0 0 0 0 1
0 1 0 1 1 0 1 1 0
0 1 1 0 1 0 1 1 0
0 1 1 1 1 0 1 1 0
1 0 0 0 0 0 0 0 1
1 0 0 1 1 0 0 0 1
1 0 1 0 1 0 0 0 1
1 0 1 1 1 0 0 0 1
1 1 0 0 0 1 0 1 0
1 1 0 1 1 1 1 1 0
1 1 1 0 1 1 1 1 0
1 1 1 1 1 1 1 1 0
2. Rangkaian dibawah ini adalah register geser dengan 4 BIT, analisis rangkaian tersebut
dan bagaimana prinsip kerja. Tuliskan kemungkinan yang terjadi pada table kebenaran
4 inputnya.

Rangkaian diatas adalah Register geser PISO (Paralel In Serial Out), adalah register
geser dengan masukan data secara paralel dan dikeluarkan secara deret/serial.
Register geser PISO memiliki panjang kata 4 bit. Semua jalan masuk clock
dihubungkan jajar. Data-data yang ada di A, B, C, D dimasukkan ke flip-flop secara
serempak, apabila dijalan masuk Data Load diberi logik 1.

Prinsif Kerja Register Geser PISO

1. Mula-mula jalan masuk Data Load = 0, maka semua pintu NAND mengeluarkan
1, sehingga jalan masuk set dan rerset semuanya 1 berarti bahwa jalan masuk
set dan reset tidak berpengaruh.
2. Data akan masuk jika sinyal control diubah dari 0 menjadi 1, data tersebut akan
masuk secara serempak melalui jalur set, setelah itu, data masuk flip-flop D.
sebelumnya clk harus di trigger agar data bias keluar, di input D harus di beri
data pendorong kemudian outputnya akan keluar secara satu persatu

Tebel Kebenaran

Clock QA QB QC QD
1 1 0 1 0
2 1 1 0 1
3 0 1 1 0
4 0 0 1 1
5 0 0 0 1
6 0 0 0 0