Sistemas Lógicos

(parte 3.1)
Dep.Armas e Electrónica- Escola Naval
V.2.0 V.Lobo 2000

Circuitos Sequenciais Elemento básico de memória

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Lógicos(3)(3) Sistemas
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Lógicos(3)(3)

z Circuitos Combinatórios z Como memorizar um bit usando apenas portas

– As saídas (em cada instantes) dependem UNICAMENTE das lógicas ?
entradas (presentes nesse instante) – Um par de negações realimentadas mantêm o estado
– Não têm memória – Não é fácil mudar o estado memorizado

z Circuitos Sequenciais z LATCH S-R (Set-Reset) Q Q

– As saídas dependem das entradas e do ESTADO do circuito – A entrada S (Set) força a saída a 1
– O ESTADO do circuito depende das entradas que teve em – A entrada R (Reset) força a saída a 0
instantes anteriores
– Têm MEMÓRIA

R Q
Posso descrever
um LATCH SR
Circuito
x Circuito f(x) x f(x,Y) através de uma
Sequencial
Combinatório
Estado Interno S Q tabela de verdade ?
Y
Y=f(xt-1,xt-2…)
V.Lobo @ EN
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Descrição de circuitos sequenciais Descrição de circuitos sequenciais

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Lógicos(3)(3)
z Diagramas temporais
z Tabelas de verdade – Mostram o comportamento no tempo dos circuitos, quando
– O estado anterior conta como mais uma entrada pomos à entrada um determinado sinal
– Pode-se abreviar a tabela de verdade, especificando a saída – Não definem completamente o circuito (são só a
como função das entradas. representação de uma situação possível)

Sinais impostos Alturas em que podem ocorrer transições

ou forçados

S R Q Q(t+1) S
S R Q(t+1) S,R
0 0 0 0
0 0 1 1 Q 00 01 11 10
0 0 Q
0 1 0 0 0 0 0 x 1 R
0 1 0
0 1 1 0 1 0 1
1 1 0 x 1
1 0 0 1 1 1 x Resposta
1 0 1 1
1 1 0 x
Q
1 1 1 x

Condição inicial
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Descrição de circuitos sequenciais Latches RS

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Lógicos(3)(3)

z Circuitos Assíncronos
– Assim que as entradas mudam, as saídas podem mudar
z Na família TTL z GATED LATCH
– Podem ter reacções muito rápidas, mas são (hoje) pouco – 74279 – Tem um sinal de ENABLE
usados por serem difíceis de projectar e sofrerem problemas – Quando o ENABLE é 0, mantém o
com ruído e “corridas” estado anterior. Quando é 1,
→ Futuro promissor: vidé Proceedings of the IEEE, Febuary 1999 Vcc 4S 4R 4Q 3S2 3S1 3R 3Q reage às entradas S e R.
16 15 14 13 12 11 10 9
z Circuitos Síncronos R
– Há um sinal de sincronismo (chamado CLOCK) que regula Q
todas as transições
– SÓ há transições nos FLANCOS DO CLOCK.
– Nos diagramas temporais, basta analisar o que acontece nos
flancos do CLK.
8 S Q
1 2 3 4 5 6 7
– O ESTADO SEGUINTE é função apenas das entradas presentes
ANTES do flanco do CLK ! 1R 1S1 1S2 1Q 2R 2S 2Q GND

– Após um flanco de CLK, em que potencialmente há uma série EN

de sinais a mudar, há um período de “relaxação” em que os 74279
sinais estabilizam antes de vir o CLK seguinte. Nota: Todas as entradas são activas a 0
– São os mais usado hoje em dia 55 66
V.Lobo @ EN V.Lobo @ EN

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LATCH tipo D FLIP-FLOPs

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z Tem apenas uma entrada D (de Delay), e um sinal z FLIP-FLOP

de Enable.
z É o elemento básico de memória
– A saída está sempre disponível
– EN=1 ⇒ Guarda o que estiver na entrada
– EN=0 ⇒ Mantém o que tinha guardado anteriormente
– Só muda as saídas quando vem um flanco de CLOCK
– Mudam as saídas só NUM DOS FLANCOS de clock (ou são Flip-flops de
flanco ASCENDENTE, ou Flip-flops de flanco DESCENDENTE)
Este circuito é
síncrono ?
z FLIP-FLOP EDGE TRIGGERED
– São sensíveis às entradas que têm no momento em que vem o CLK
– A “Janela de sensibilidade” é muito estreita

R
Q D Q R Q
Q
EN
D S Q

Q Q
S
EN 74373 tem 8 Latches
Detector
Significa de flanco
Edge-Triggered Clock
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Flip-Flop Edge-Triggered Outras implementações

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z Um flip-flop pode ter ENTRADAS ASSÍNCRONAS, que

Uma montagem alternativa para a
actuam independentes do CLK implementação um circuito Edge-Triggered
– CLEAR - força a saída a 0
CL (clear)
– PRESET - força a saída a 1 Vcc
Q
S
R
Q
CLK Q Q

R Q
S Q
S R
-Vcc
EN
PR (Preset) z O modo concreto de Implementação física de um

z São usadas normalmente para fazer RESETS ou implementar um circuito LATCH RS

(usando apenas 2 transístores)
impôr condições especiais (por exemplo, estados pode variar...
iniciais) 99 10
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Tipos de entradas : D,RS,JK,T FLIP-FLOP Master-Slave

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z Flip-flops TIPO D (delay) D Q D Q z Memoriza o que acontece quando o CLK está activo, mas
– Memorizam e atrazam a entrada 0 0 só produz efeitos quando vem o flanco
1 1 Q
z Tem uma concepção mais simples que os Edge-Triggered
z Flip-flops TIPO RS (Set-Reset) S R Q
– São “ligados” e “desligados” por S 0 0 Q S Q z É composto por dois LATCHES em cadeia
eR 0 1 0 – Quando um está “transparente”, o outro está “fechado”
1 0 1 R Q – Nunca há um caminho directo entre a entrada e saída
1 1 ?
z Flip-Flops TIPO JK – O Primeiro (Mestre) está ligado à entrada, e fornece dados ao
Segundo (o Escravo)
– Quase iguais aos RS, mas resolvem
a ambiguidade de R=S=1, fazendo J K Q
J Q
neste caso um TOGGLE (invertendo 0 0 Q z Tem “ 1’s catching ”
o estado anterior) 0 1 0 – “Apanha” os picos Master Slave
1 0 1 K Q S S Q S Q
– O J faz Set, e o K faz Reset
1 1 Q
– Os mais usados na prática
T Q R R Q R Q
T Q
z Flip-Flops TIPO T (Toggle) 0 Q CLK
1 Q Q
– Invertem o estado quando a
entrada é 1 11 12
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Problemas simples Flip-Flops - Temporizações

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z Num automóvel, um dos pisca-piscas tem uma frequência de 2Hz. z Os flip-flops podem ser sensíveis ao flanco
Pretende-se diminuir essa frequência para 0,5Hz. Projecte o Ascendente ou Descendente (neste caso
circuito diminui a frequência do pisca-pisca. representados com uma bola no sinal de relógio, que
50%
significa que este é negado internamente)
z Pretende-se desenhar um alarme contra ladrões, que tenha uns
sensores (por hipótese uns feixes de laser infra-vermelho) que CLK
enviam um sinal 1 quando não está ninguém presente, e 0 z Propagation Delay
quando está (quando está alguém presente o feixe é – Tempo entre o clock e a reacção do integrado Q
interrompido). Existem 4 desses sensores, e quando qualquer um – Pode ser diferente para transições H-L ou L-H
deles é activado, o alarme deverá começar a tocar. O alarme só TPDHL TPDLH
deverá parar quando alguém premir o botão de “reset” que se z Set-Up Time
encontra na sua caixa. Projecte este sistema. – Antecedência com que é necessário actuar nas entradas

z Desenhe um sistema para actuar sobre semáforos que põe o TWIDTH

semáforo encarnado quando recebe um 1 e verde quando z Hold Time CLK 10%
90%
recebe um 0. Nas transições de verde para vermelho, E VICE-
VERSA, deverá 2 segundos no laranja. z Rise Time D
TRISE
TSETUP THOLD
z Pulse Width
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Temporizadores Temporizadores
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z Geradores de Clock ou Multivibradores Astáveis z Com Circuitos RC e portas lógicas

– Geram ondas quadradas com uma dada frequência – Facilmente ajustáveis
– Pouco precisos (dependentes das tolerâncias das resistências e
condensadores)
z Implementação com PORTAS LÓGICAS
→Frequências muito altas
Out
→Muito pouco fiáveis, pois os tempos
de atraso podem variar muito
X1 X2 X1
Out

T . .
X2
1
f =k
2 RC
Frequência =
1 z Com Cristais
T ≅ 2 × n × tpd Período – Muito precisos
– Só para frequências razoavelmente altas
f ≅ 1/(2 × n × tpd) 5 gates com tpd= 9ns ⇒ f = 11MHz
– Normalmente usam-se integrados dedicados para gerar o clock a
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15
15 V.Lobo @ EN
partir de um cristal de quartzo 16
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Temporizadores Monoestáveis Integrados para temporizadores dedicados

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z 555
– Integrado muito flexível para circuitos temporizadores
z Mono-estáveis ∆t
– Pode ser usado como monoestável ou gerador de clock
– Também chamados “one-
M.E. – O “duty-cycle” pode ser regulado
shot”
– É muito usado, e há bastantes “ clones”.
– Geram pulsos de largura
fixa – Esquema:
– Podem ser usados para ∆t – Pinout:
→Gerar atrasos fixos
M.E.
→“Rectificar” picos

In

Out
.
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17 V.Lobo @ EN
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Integrados para temporizadores dedicados Schmitt-Triggers

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z Montagens típicas de 555 z Podem receber sinais analógicos à entrada

– Convertem sinais analógicos em sinais digitais com 2 níveis
apenas
A) Clock com duty-cycle de – São usados para regenerar sinais digitais
50%
f = 1/( 1,4 RC ) ST

B) Clock com duty-cycle

variável
z Têm um ciclo de histerese
f = 1,46 / ( (Ra+2Rb) C)
– Para passar de 0 para 1 é necessário que a entrada vá
d = Rb / (Ra+2Rb) francamente a 1, mas para voltar a 0 tem que ir francamente a
0.
– São imunes a ruído de “cross-over”
C) Monoestável in
Tpulso =1,1 RC Que tipos de problemas podem
ser resolvidos com estes circuitos ?
out
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Contadores Contador em Anel

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z O que é um contador ? z N flip-flops, dos quais um está a 1 e os outros a 0

– É um sistema que passa ciclicamente por uma série de
estados z O flip-flop activo passa o seu 1 ao flip-flop
– Exemplos de sequências: seguinte
– É um shift-register com a saída ligada à entrada
→0,1,2,3,,0,1,2,3,0,1,2,3…
→9,7,5,3,1,9,7,5,3… A z N flip-flops ⇒ N estados diferentes
reset

– Contador de binário natural

H B 1000
→Corresponde ao nosso conceito z Exemplo de um contador em anel de 4 bits 0100
G C
“intuitivo de contador” – Sequência de contagem: 0010
→Conta 0,1,2,3…(2 -1)n
F D Q Q Q Q
0001
0 1 2 3
– Contador em anel E D Q D Q D Q D Q
1000
Clk Clk Clk Clk
→Conta 100,010,001...100,010…. 0100
pr cl cl cl
.
z Módulo de um contador CLK
.
– Nº de estados que atravessa antes de voltar ao inicial Reset
.
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Contador Johnson Contador Binário Síncrono (mód 2n)

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z Parecido com o contador em anel, mas realimenta- z Conta em binário natural

se a negação do último bit (em vez de realimentar o – O bit menos significativo faz sempre toggle
último bit) reset
– O bit mais significativo só faz toggle se todos os menos significativos
forem 1
A3A2A1A0
z N flip-flops ⇒ 2N estados diferentes 1000 0000
1100 z N flip-flops ⇒ 2N estados diferentes 0001
0010
z Exemplo de um contador Johnson de 4 bits 1110 0011
– Sequência de contagem: 1111 z Exemplo de um contador binário síncrono de 4 bits 0100
0101
0111 – Sequência de contagem: 0110
0111
Q Q Q Q
0011 1000
0 1 2 3
1001
D Q D Q D Q D Q
0001 1 A1.A0 A2.A1.A0
1010
Clk Clk Clk Clk
Q 0000 J
A0 J A1 J A2 J A3 1011
1100
pr cl cl cl Q Q Q Q
1000 C C C C 1101
Q' K Q' K Q' K Q' 1110
CLK Q 1100 K
1111

Reset
. CLK 0000
0001
. 23
23
.
24
24
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Contador Binário Assíncrono (ripple-mód 2n) Contadores binários de módulo arbitrário

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z O clock não é comum a todos z Ideia chave → Fazer reset ao contador para voltar o inicio
os FF HIGH
– A saída de um FF serve de clock Q2 – Detectar o primeiro estado “não desejado”, e fazer um clear assíncrono
ao FF seguinte
– Há ligeiros atrasos na mudanças Q0 Q1 → Gates AND
J J J
dos diversos bits → O estado “não desejado” existe duante um curto espaço de tempo
C Q0 C Q1 C
K K K
z São mais fáceis de construir
FF0 FF1 FF2
– Não necessitam de gates C B A
externas Q J Q J Q J
CLK Nota: CLK CLK CLK
Um contador binário Q K Q K Q K
CLK 1 2 3 4 e´um divisor de CLR CLR CLR
frequência
Q0 B 1 2 3 4 5 6 7 8 9 10 11 12
C Clock
Q1 A
Q2
B
tPHL (CLK to Q0) tPHL (CLK to Q0)
Clear assincrono C
tPLH (Q0 to Q1) tPHL (Q0 to Q1)
tPLH
(CLK to Q0) tPLH (Q1 to Q2)
Sinal 1
Clear 0
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Contadores UP/DOWN Contadores com carregamento paralelo

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z Contador para baixo (DOWN) 111 z Contadores com

– Basta usar NOT(Q) em vez de Q 110 carregamento
101 paralelo
1 100
Q2 011 – Em vez de ter um reset a
Contador DOWN de Q0 Q1
J Q J Q J Q 010 forçar o estado 0, podem
3 bits, assíncrono
CLK C C C 001 ser inicializados (ou seja,
Q' K Q' K Q'
K 000 carregados em paralelo)
111 com qualquer valor
110
z Contadores UP/DOWN 101 Count Clr
Load
– Podem contar para cima (0,1,2…) ou para baixo (9,8,7…) 100
Data Data
– A função (UP ou DOWN) é normalmente controlada por um 011
In Out
pino .
.
Contador
c/Load

Q0 Q1
1 T Q T Q T Q Q2
Up C C C clk
Q Q Q Contador UP/DOWN de
' ' '
3 bits, síncrono

CLK
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Um exemplo de um contador mód 6 Contadores - Integrados disponíveis

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z 4 maneiras diferentes de o construir um contador z 7493

mód 6 com um contador binário mód 16 com – Contador binário assíncrono (ripple-counter) de 4 bits
“parallel load” (síncrono) e clear assíncrono – 1ºbit é independente dos outros 7493
→Tem de ser ligado externamente Clk B Clk A
A4 A3 A2 A1 A4 A3 A2 A1
R0(1) NC
R0(2) Qa
Count = 1 Count = 1 NC Qd
Load Clear
Clear = 1 Load = 0 VCC GND
I4 I3 I2 I1 ClK I4 I3 I2 I1 CLK NC Qb
NC Qc
Inputs = 0 Inputs não têm efeitos Clk B
(a) Estados 0,1,2,3,4,5. (b) Estados 0,1,2,3,4,5.

A4 A3 A2 A1 A4 A3 A2 A1
Clk A “1” T Q “1” T Q “1” T Q “1” T Q
Carry-out Cl Cl Cl Cl
Count = 1 Count = 1
Load Ro(1)
Clear = 1 Clear = 1
Load
I4 I3 I2 I1 CLK I4 I3 I2 I1 CLK
Ro~(2)
Qc ca
1 0 1 0 0 0 1 1 Qa Qb
(c) Estados 10,11,12,13,14,15. (d) Estados 3,4,5,6,7,8.
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Contadores - Integrados disponíveis Contadores - Integrados mais complexos

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z 74163 z Maxim 7217

– Contador binário síncrono de 4 bits, com pre-load e enable – Contador up/down de 4 dígitos decimais
– Saídas directas para 4 displays de 7 segmentos (anodo ou cátodo,
z Outros freq. variável)
– Valor de início e fim de contagem programável
– 74160 - Contador BCD síncrono
– Saída carry para ligar em cascata
– 74190 - Contador BCD up/down
– Permite circuitos muito compactos
síncrono com LOAD

Saída em BCD
dos dados que
vão para o display
(Serve também como
entradas quando se
está a programar os “Alimentação”
valores inicias/finais) dos LEDs

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Contadores - Integrados mais complexos Registos

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z 7250 z Como guardar informação que ocupe mais que 1 bit ?

– Temporizador programável digitalmente de 0-99 – Usar um conjunto de Flip-Flops
– Unidade de atraso definida um circuito RC – É necessário dar alguma ordem a esse conjunto de Flip-flops
– Pode gerar temporizações desde microsegundos até dias
z Registos
Exercícios sobre contadores – São basicamente uma colecção de Flip-Flops
– Diferem no modo como os bits são “carregados” para dentro dos
Por uma questão de segurança, pretende-se impedir Flip-flops, no modo como são “passados para fora”, e,
que entrem mais que 230 pessoas nos cacilheiros. eventualmente no modo como os bits passam de um FF para outro
À entrada para o átrio há umas barras que contam
as pessoas que aí passam (saída COUNT), e que
podem ser bloqueadas (através da entrada BLOCK) z Registo paralelo simples A3 A2 A1 A0
As barras deverão bloquear quando tiverem entrado 230 – Podem fazer operações
pessoas, e só deverão ser desbloqueadas quando o
cacilheiro partir. Quando o cacilheiro partir é também Parallel-in/Parallel-out Q Q Q Q
D D D D
necessário reinicializar o contador. Para detectar a
partida, há um sensor no portão de acesso ao barco CP
que envia um pulso a 1 quando o portão fecha I3 I2 I1 I0
Projecte este sistema.

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Registo de deslocamento Registos multifunção

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z Registo de deslocamento (shift-registers) z Registos parallel-in/serial-out

– São malhas de atraso – Conversões paralelo/serie
– Têm uma entrada Serial-in e uma saída Serial out – Tem uma entrada que selecciona a função a realizar:
– Os dados internos são normalmente acessíveis →Fazer um deslocamento (shift) dos dados Isto é basicamente
→Pode ser usado para fazer conversões série/paralelo →Carregar um novo dado um MUX que selecciona
– Há registos que fazem shift right ou shift left a origem dos dados
Data input

Data in Data out

D0 D1 D2 D3
– Exemplo de aplicação
Serial in/shift right/serial out SHIFT/LOAD
→Contador em anel
→Detectar a sequência de morse 000111000

Serial data Q0 Q1 Q2 Q3 Serial data

D Q D Q D Q D Q
input output
C C C C Serial
D Q D Q D Q D Q data
Q0 Q1 Q2 Q3 out
C C C C

CLK
CLK
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