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SERVICIO NACIONAL DE APRENDIZAJE (SENA)
CENTRO INDUSTRIAL Y DEL DESARROLLO TEGNOLOGICO (CIDT)
MANTENIMIENTO ELECTRONICO E INSTRUMENTACION INDUSTRIAL
ELEMENTOS BIESTABLES (FLIP FLOP)
RESUMEN: En el desarrollo de la guía y del informe,
se observó y se analizó el funcionamiento de los circuitos
digitales secuenciales. También se analizó y se desarrolló
el funcionamiento de flip-flop D, flip-flop JK y flip-flop
RS con sus respectivas tablas de la verdad y simulaciones
en Proteus.
INTRODUCCION: El presente informe, consiste
sobre los biestables (flip flops). Son aquellos
capaces de almacenar datos de manera indefinida,
como sería el caso de las memorias RAM. En los
circuitos combinaciones hay que considerar
también al tiempo, el cual también es una variable.
Los circuitos secuenciales se dividen en síncronos
y asíncronos. Un circuito biestable puede
construirse con dos compuertas NAND o dos
compuertas NOR. La conexión y el acoplamiento
cruzado mediante la salida de una compuerta a la
entrada de otra establecen una trayectoria de
retroalimentación. Por tal motivo los circuitos se
clasifican como secuenciales asíncronos. Cada
biestable tiene dos salidas Q y Q', y dos entradas,
SET para grabar y RESET para borrar. Por otra
parte, en un circuito secuencial asíncrono, los
cambios de estado ocurren por los retardos
asociados a las compuertas lógicas utilizadas en su
implementación, es decir, estos circuitos no usan
elementos de memoria, porque se sirven de los
retardos debidos a los tiempos de respuesta de las
compuertas lógicas.
PALABRAS CLAVE:
Biestable, Set, Reset, Sincrono, Asincrono, Compuertas,
Circuitos, Memoria.
MATERIALES
Protoboard, Compuertas logicas NAND,
Resistencias, Bombillos LED, Diswitch, cables de
conexión.
1
Jefferson Rodríguez León
e-mail: jrrodriguez1@misena.edu.co
Edgar Ernesto Ardila Narváez
e-mail: eeardila3@misena.edu.co
Eliecer Víctor Pérez Soto
e-mail: evperez13@misena.edu.co
Juan David Gómez Ortiz
e-mail: jdgomez1689@misena.edu.co
Carlos Brando Moreno González
e-mail: cbmoreno4@misena.edu.co
Duban Andrés Vega Sayas
e-mail: davega062@misena.edu.co
1. OBJETIVOS
 Comprender y experimentar el funcionamiento
de los diferentes tipos de circuitos FLIP-FLOP
tales como RS, JK Y D. Los cuáles serán
simulados en el computador y demostrados
físicamente en protoboard.
 Analizar los resultados experimentales
2. MARCO TEORICO
FLIP FLOP: Es un circuito digital que tiene dos
salidas Q, Q’ las cuales siempre se encuentran en
estados opuestos. Si una de las salidas es uno la
otra es cero y se dice que el flip-flop está
inicializado (set) activo o pre inicializado (preset).
Si una de las salidas es cero y la otra es uno se dice
que el flip-flop está reinicializado, inactivo o
borrado. Existen varios tipos de flip-flops, y las
entradas de control cambian con cada tipo. Los
niveles lógicos en las entradas de los flip-flops
determinan el estado de las salidas de acuerdo con
la tabla de verdad del flip-flop. Como se muestra
en la tabla de ejemplo a continuación (Tabla 1).
Tabla 1
 .

FLIP FLOP RS ASINCRONO: El flip-flop más FLIP FLOP RS SINCRONO: El flip-flop RS

básico, tiene dos entradas R (reset) y S (set). Este
flip-flop tiene activas las entradas en el nivel BAJO.
Los flip-flop tienen dos salidas complementarias, que
se denominan Q y Q’, como se pueden observar a
continuación (Imagen 1).
síncrono opera en conjunción con un reloj, en otras
palabras opera sincronizadamente. Su símbolo
lógico se muestra a continuación (Imagen 4). Es
igual a un flip-flop RS añadiéndole una entrada de
reloj.

Imagen 4
Imagen 1
El flip-flop RS síncrono puede implementarse con
El flip-flop RS se puede construir a partir de puertas puertas NAND. En las siguiente ilustración (Figura 2)
lógicas. A continuación mostraremos un flip-flop vemos primero como se añaden dos compuertas
construido a partir de dos puertas NAND (Figura 1), NAND al flip-flop RS para construir un flip-flop RS
seguido veremos su tabla de verdad síncrono, para interpretar mejor su funcionamiento
correspondiente (Tabla 1), su respectivo montaje podemos ver su montaje (Imagen 5) y la simulación
(Imagen 3) y la simulación en proteus (Imagen 4). en proteus (Imagen 6). Las compuertas NAND 3 y 4
añaden la característica de sincronismo al cerrojo
RS. La tabla de la verdad nos muestra la operación
del flip-flop RS síncrono.

El modo de mantenimiento se describe en la primera

línea de la tabla de la verdad (Tabla 3). Cuando un
pulso de reloj llega a la entrada CLK (con 0 en las
entradas R y S), las salidas no cambian, permanecen
Figura 1 igual que antes de la llegada del pulso de reloj. Este
modo también puede llamarse de "inhabilitación" del
FF. La segunda línea es el modo de reset.
Entradas Salidas
Modo de operación
R S Q Q La salida normal Q se borrará cuando un nivel ALTO
Prohibido 0 0 1 1 active la entrada R y un pulso de reloj active la
entrada de reloj CLK. Si R=1 y S=0, el FF no se pone
Set 0 1 1 0 a 0 inmediatamente, esperará hasta que el pulso del
Reset 1 0 0 1 reloj pase del nivel BAJO al ALTO, y entonces se
Mantenimiento 1 1 No cambia pone a 0. La tercera línea describe el modo set del
flip-flop. Un nivel ALTO activa la entrada S (con R=0
y un pulso de reloj en el nivel ALTO), poniendo la
Tabla 2 salida Q a 1.

La cuarta línea de la tabla de verdad es una

combinación "prohibida" todas las entradas están en
1, no se utiliza porque activa ambas salidas en el
nivel ALTO.

Imagen 2

Figura 2

Imagen 3

2
 .

Modo de ENTRADAS SALIDAS

operación CLK S R Q Q
No
Mantenimiento 0 0
cambia
Tabla 4
Reset 0 1 1 1
Set 1 0 1 0 El flip-flop tipo D adicionalmente tiene dos entradas
Prohibido 1 1 1 1 (Imagen 8) asincrónicas que permiten poner a la
salida Q del flip-flop, una salida deseada sin importar
la entrada D y el estado del reloj. Estas entradas son:
Tabla 3
Preset y Clear, Es importante anotar que estas son
entradas activas en nivel bajo, y que debido a estas
entradas tenemos otra tabla de la verdad (Tabla 5).

Imagen 5

Imagen 8

Imagen 6
Tabla 5
FLIP FLOP D (DATA – DELAY): Tiene solamente
una entrada de datos (D), y una entrada de reloj
(CLK). Las salidas Q Y Q’. También se denomina " A continuación el montaje del FF tipo D (Imagen 9) y
flip-flop de retardo", su símbolo se muestra en la su respectiva simulación (Imagen 10)
(Imagen 7).

Cualquiera que sea el dato en la entrada (D), éste

aparece en la salida normal retardado por un pulso
de reloj, como se muestra en la (Tabla 4). El dato se
transfiere durante la transición del nivel BAJO al
ALTO del pulso del reloj.
Imagen 9

Imagen 7

Imagen 10

3
 .

FLIP FLOP JK: Este flip-flop se denomina como

"universal" ya que los demás tipos se pueden
construir a partir de él. En el símbolo mostrado en la
Imagen 11, hay tres entradas síncronas (J, K y CLK).
Las entradas J y K son entradas de datos, y la
entrada de reloj transfiere el dato de las entradas a
las salidas.

Imagen 13
Imagen 11
3. CONCLUSIONES
A continuación veremos la tabla de la verdad (Tabla Luego de haber finalizado el informe, se puede
6) del flip-flop JK sacar la conclusión de la importancia de los
biestables como dispositivos de almacenamiento.
Modo de ENTRADAS SALIDAS Para eso, hay que recordar algunas
operación características de estos dispositivos. Los
CLK S R Q Q biestables son elementos de memoria que se
Mantenimiento 1 0 0 No cambia utilizan en los circuitos secuenciales de reloj.
Estos circuitos son celdas binarias capaces de
Reset 1 0 1 0 1 almacenar un bit de información. Los biestables
Set 1 1 0 1 0 poseen dos estados estables, uno a nivel alto 1
lógico y otro a nivel bajo cero lógico. Un biestable
Estado tiene dos salidas, una para valor normal y otra
Conmutación 1 1 1
opuesto para el valor complementario del bit almacenado
en el. Los biestables son importantes debido a
Tabla 6
que estos componentes electrónicos ayudan en la
industria, como divisores de frecuencia, como
Observamos los modos de operación en la parte circuitos de enclave, como contadores (muy poco
izquierda y la tabla de la verdad hacia la derecha. La usados); como circuitos de memoria temporal y
primera línea muestra la condición de sobre todo como acopladores o acondicionadores
"mantenimiento", o inhabilitación. La condición de de señal entre tarjetas o máquinas.
"reset" del flip-flop se muestra en la segunda línea
de la tabla de verdad. Cuando J=0 y K=1 y llega un
pulso de reloj a la entrada CLK, el flip-flop cambia la 4. REFERENCIAS.
salida Q a 0.
 https://es.wikipedia.org/wiki/Biestable
La tercera línea muestra la condición de "set" del flip-  http://www.ingmecafenix.com/electronica/flipflop/
flop JK. Cuando J=1 y K=0 y se presenta un pulso  https://sites.google.com/site/electronicadigitaluvfi
de reloj, la salida Q cambia a 1. La cuarta línea me/4-3-elementos-biestables-flip-flops-r-s-j-k-d-y-
muestra una condición muy difícil para el flip-flop JK t-sincronos-y-asincronos
que se denomina de conmutación.

Ahora veremos cómo podría ser su montaje (Imagen

12) y su simulación en proteus (Imagen 13).

Imagen 12