Percobaan II

Pengenalan Desain Menggunakan

FPGA
DWI SAPUTRI (13117031)
Asisten : Bene Genhaq Suseno (13116017)
Tanggal Percobaan : 18/09/2018
EL2104 Praktikum Sistem Digital
Laboratorium Teknik Elektro
Institut Teknologi Sumatera

Abstrak ___ Pada percobaan kali ini kita akan A. FPGA

mempelajari teknik perancangan rangkaian digital
dengan target FPGA. Perancangan rangkaian digital
dengan target FPGA ini dapat dilakukan dengan
pendekatan skematik maupun bahasa VHDL. Sebuah
rancangan dapat dibuat dengan menggunakan sebuah
PC (computer) yang telah terinstal aplikasi Quartus II.
pada praktikum modul 2 ini kita berkesempatan
melakukan 4 percobaan, yakni : Mendesain Full Adder
dengan Skematik, Mendesain Full Adder dengan
pendekatan bahasa VHDL, Mendesain 4-bit Ripple
Carry Adder dengan VHDL, Mendesain 4-bit Adder
dengan Skematik.
Kata kunci : FPGA, VHDL, Quartus, Skematik, Full
Adder.
I. PENDAHULUAN
Pada praktikum kali ini kita akan merancang
rangkaian digital dengan target FPGA. Pada suatu
percobaan sudah seharusnya kita mengetahui
mengenai komponen atau hal-hal yang berkaitan
dengan rangkaian itu sendiri. yang paling penting
untuk kita ketahui adalah FPGA. Field Programmable
Gate Array atau bisa disingkat FPGA ini adalah
sebuah IC digital yang sering digunakan untuk
mengimplementasikan rangkaian digital. FPGA ini
bersifat dapat dirancang sesuai dengan keinginan
kita. Kita dapat melakukan perancangan rangkaian
digital dengan target FPGA ini dengan menggunakan
PC yang telah terinstal aplikasi Quartus II. Ada 2
cara untuk melakukan perancangan rangkaian digital,
yakni menggunakan pendekatan skematik dan bahsa
VHDL.
Field Programmable Gate Array (FPGA)
merupakan sebuah IC digital yang sering
digunakan untuk mengimplementasikan
rangkaian digital. FPGA berbentuk komponen
elektronika dan semikonduktor yang terdiri dari
komponen gerbang terpogram (programmable
logic) dan sambungan terprogram (interkoneksi).
Komponen gerbang terprogram yang dimiliki
meliputi jenis gerbang logika yaitu (AND, OR,
dan NOT) maupun jenis fungsi matematis dan
kombinatorik yang lebih kompleks, seperti
decoder, adder, sutractor, multiplier, dan yang
lainnya. Blok-blok komponen di dalam FPGA
bisa juga mengandung elemen memori (register)
mulai dari flip-flop sampai pada RAM ( Random
Acces Memory). FPGA sangat sesuai untuk
pemrosesan komputasi dari algoritme integrasi
numeric.
Keuntungan implementasi FPGA digunakan
untuk meningkatkan efisiensi rancangan dengan
cara mengurangi pemakaian pemograman
perangkat lunak (software).
Berikut ini adalah gambar dari FPGA:

II. LANDASAN TEORI

B. Full Adder
Full adder merupakan rangkaian elektronika yang 8, 16, 32, dan jumlah bit biner lainnya. Pada
menjumlahkan 2 bilangan yang telah dikonversikan Sumdigunakan gerbang logika Ex-OR dan pada
kedalam bilangan biner dengan menjumlahkan 2 bit carry digunakan gerbang logika AND dan
input ditambah dengan nilai carry-out dari
menggunakan gerbang logika OR untuk
penjumlahan bit sebelumnya. outputnya adalah hasil
dari penjumlahan (sum) dan bit kelebihannya (carry- menjumlahkan tiap-tiap carry.2.Tabel
out). KebenaranFULL ADDER mempunyai tiga
berikut ini adalah skema dari Full Adder: input.Rangkaian di bawah ini menunjukan
rangkaian FULLADDER yang disertai dengan truth
tablenya.C B A A (+) B S AB (A(+)B) C

C. Board DE1 Altera Cyclone II

Board DE1 Altera Cyclone II adalah board modul

FPGA yang sudah dilengkapi dengan chip FPGA
jenis Cyclone II EP2C35F672C6 dengan EPCS16

16-Mbit serial configuration device yang memang

secara khusus diperuntukan untuk kebutuhan
Berikut ini adalah tabel kebenaran : dibidang akademis. Dengan menggunakan bahasa
pemrograman jenis VHDL.

Board DE1 Altera Cyclone II berbentuk modul

yang di dalamnya terdapat switch, LED, seven
segmen, LCD dan yang lainnya berupa koneksi
seperti GPIO,VGA, Ethernet dan yang lainnya.

berikut ini adalah gambar dari DE1 Altera Cyclone

II

Full Adder adalah sebuah rangkaian digital yang

melaksanakan operasi penjumlahan aritmetikadari 3
bit input. Full adder terdiri dari 3 buah input dan 2
buah output. Variabel input dari Fulladder
dinyatakan oleh variabel A, B dan C in. Dua dari
variabel input ( A dan B ) mewakili 2 bit signifikan
yang akan ditambahkan, input ketiga, yaitu C
mewakili Carry dari posisi yang lebihrendah. Kedua D. VHDL
output dinyatakan dengan simbol S (Sum) dan Cn VHDL(VHSIC Hardware Description Language);
(Carry). Rangkaian Full-Adder mampu menampung VHSIC (Very High Speed Intergrated Circuit)
bilangan Carry dari hasil penjumlahan merupakan salah satu jenis bahasa HDL yang
sebelumnya.Jadi jumlah inputnya ada 3: A, B dan digunakan untuk mendeskripsikan berbagai fungsi
Ci, sementara bagian output ada 2: S dan Co. Ci ini rangkaian digital seperti FPGA, gerbang logika, flip-
flop dan sebagainya. VHDL juga bisa digunakan
dipakaiuntuk menampung bit Carry dari
sebagai bahasa pemograman untuk simulasi
penjumlahan sebelumnya. Full adder biasanya rangkaian dari komponen-komponen digital HDL
dapatmenjumlahkan banyak bilangan biner dimana digunakanperancang perangkat keras untuk
menuliskan sifat, sinyal dan dan fungsionalitas akan tampil jendela
deskripsi berbasis hardware dari suatu rangkaian. Introduction, Klik Next.

III. METODOLOGI 6) Pada langkah ini akan terlihat

A. Alat dan Bahan
1. Komputer (PC) yang telah terinstal
program Quartus II
2. FPGA development board, tipe ALTERA
DE1 beserta perlengkapannya yang meliputi:
Board FPGA tipe DE1
Catu daya+kabel dan konektor
tambahan
Kabel downloader USB-Blaster
jendela seperti Gambar 3(b). Pada
kolom paling atas (terkait direktori
untuk project yang sedang Anda buat),
tekan tombol “…” yang ada di sebelah
kanan kemudian carilah folder
Tutorial1 yang sudah Anda buat
sebelumnya. Akhiri dengan tekan
tombol Open.

B. Langkah Kerja 7) Kemudian pada kolom

1. Percobaan 2A: Mendesain Full Adder
dengan Skematik
Dalam percobaan ini kita akan mendesain
full adder menggunakan FPGA dengan
pendekatan skematik
Prosedur Percobaan:
berikutnya (terkait nama project)
ketikkan “Tutorial1”. Pastikan pada
kolom ketiga (terkait top level entity)
terisi nama yang sama.
8) Klik Next untuk sampai ke
jendela “Add Files”, lewati jendela ini
dengan klik Next kembali

a. Membuat Projek Baru Menggunakan 9) Pada langkah ini akan terlihat

jendela seperti Gambar 3©, pada
Quartus II 9.0 sp2 Web Edition.
daftar “Family” untuk yang
1) Buatlah folder baru di dalam mendapatkan board DE1 untuk
folder PraktikumSisDig (jika “Family” pilih Cyclonell, kemudian
belum ada buatlah folder dalam bagian device pilih
tersebut), misalnya untuk EP2C20F484C7. Setelah itu klik
kelompok2 folder yang dibuat Finish karena untuk langkah
“D:\PraktikumSisDig\Kelompo berikutnya kita hanya menggunakan
k2\Modul2\...” setting default.

2) Kemudian pada folder tsb b. Memilih dan Menempatkan Komponen

buatlah dua folder baru yang
bernama Tutorial1 dan 1) Klik File → New, pada jendela yang
tampil pilih Block
Tutorial2.
Diagram/Schematic File sebagai
3) Jalankan Quartus II 9.0 sp2 pilihan desain dan klik OK. Simpan
file tersebut sebagai Tutorial1.bdf
Web Edition. seperti pada Gambar 4(a).

4) Lihat Gambar 3 untuk melihat 2) Pilih File → Page Setup dan pilih
ilustrasi langkah-langkah Letter sebagai ukuran kertas, klik OK.
berikutnya pada prosedur(a)
3) Buka jendela Symbol Tools
ini. dengan mengklik tombol dengan
ikon gerbang AND
5) Klik File → New File Project
Wizard seperti yang terlihat pada bagian kiri jendela
pada Gambar3(a). Setelah ini
 schematic editor seperti bagian yang 1) Klik dua kali pada port
dilingkari pada Gambar 4(b). input/output yang akan diubah
Namanya kemudian ubah nama dari
4) Cari komponen XOR pada folder pin sesuai dengan yang ada pada
…\primitives\logic dan klik dua kali Gambar 4(c) (“A”, “B”, “C”, untuk
nama komponen tersebut atau klik input dan “SUM”, “CARRY”,
OK. Di ujung panah mouse akan “A_OUT”, “B_OUT”, “C_OUT”
muncul gambar komponen XOR untuk output).
dengan 2 masukan. Cari posisi yang
tepat pada skematik dan klik 1 kali 2) Untuk port masukkan biarkan
pada posisi itu untuk menempatkan default calue sebagai VCC.
gerbang XOR. Untuk menyudahi
e. Menetapkan I/O pin pada kaki FPGA
tekan tombol Esc atau klik kanan dan
pilih cancel. 1) Simpan skematik Anda
kemudian pilih Processing → Start
5) Ulangi langkah di atas untuk → Start Analysis & Synthesis atau
menempatkan dua buah gerbang CTRL+K (Pastikan tidak ada
AND dengan 2 masukan dan sebuah error).
gerbang OR dengan dua masukkan
serta lima buah gerbang NOT. 2) Pilih Assignment → Pin

6) buka kembali jendela symbol tools, Planner.

kali ini bka folder primitives/pin.
3)
7) pilih jenis input pin dan tempatkan 3
buah pada skematik. Ulangi langkah
ini untuk menempatkan 5 buah Output
pin ppada skematik.
Akan terbuka sebuah jendela
baru dimana sebelah atas akan ada
gambar FPGA dengan posisi kaki-
kakinya dan di bawah ada daftar
yang sudah berisi port
input-output

c. Menambahkan Hubungan untuk skematik kita seperti yang

Membentuk Net terlihat pada Gambar 5.

1) Pilih Orthogonal Note Tool 4) Klik Direction untuk

pada bagian toolbar bagian kiri
yang memiliki simbol_
untuk menggambarkan kabel.
2) Arahkan ujung pointer mouse ke
salah satu sisi yang akan
dihubungkan lalu klik kiri dan
tahan kemudian tarik garis hingga
ujung lain yang diinginkan
kemudian lepaskan tombol mouse
Anda.
3) Lihat kembali Gambar 4(c)
sebagai referensi penempatan kabel
yang dibutuhkan.
d. Menetapkan I/O pada kaki FPGA
mengurutkan pin.
5) pada kolom location double klik
kiri kolom yang sebaris dengan
port yang ditinjau, akan muncul
suatu daftar kaki FPGA yang
bisa dipakai.
6) untuk percobaan ini kita akan
menggunakan switch untuk
masukan dan LED pada 7-
segment untuk keluaran. LED
pada DE1 bersifat active low.
Ketika terbuka/tidak ditekan
switch akan berlogika 1 karena
ada rangkaian pull-up dan jika
 tertutup atau ditekan akan pada bagian bawah jendela Simulator
berlogika 0, sedangkan LED akan Tool. Anda akan mendapatkan jendela
menyala ketika mendapatkan baru yang memiliki nama default
input LOW Voltage dan mati waveform1.vwf.
ketika mendapatkan input HIGH
VOLTAGE. 6) Klik kanan pada bagian kolom
Name jendela tersebut dan pilih
7) Kita hanya memanfaatkan LED Insert → Insert Node or Bus →
pada bagian a, g, dan d dari 7- Node Finder. Anda bisa pilih pada
segment dimana menyala berarti „1‟ bagian Filter → Pins: all
dan mati berarti „0‟ (dalam bentuk kemudian klik kiri pada tombol
biner bukan decimal!). Adapun nama List untuk mengeluarkan semua
pin yang terhubung dengan switch port input/output yang kita pakai.
atau LED pada DE1 dapat dilihat Klik kanan pada tombol
pada table 2 di lampiran. dengan tanda >> untuk
mensimulasikan seluruh port.
8) Pemasangan kaki komponen pada
Pin Planner. 7) klik ____ (detach windows). lalu
Simpan file simulasi ini dengan
f. Pembuatan Netlist untuk simulasi nama Tutorial1.vwf.

Untuk melaksanakan simulasi secara fungsional 8) Kemudian pada kolom

pada program ini diperlukan sebuah deskripsi Simulation Input di Simulator
netlist dari rangkaian. Langkah untuk Tool, pilih file Tutorial1.vwf
membuatnya adalah sebagai berikut: (Lihat sebagai input simulasi.
Gambar 6 untuk petunjuk secara visual)
g. Membuat waveform masukan
1) Pilih Processing → Simulator
Apabila pada akhir tahapan sebelumnnya
Tool. pada Simulator Tool kita klik tombol Start,
maka simulasi bisa terjadi dengan bentuk
2) Pilih Simulation Mode menjadi
input default yang biasanya tidak sesuai
Functional. dengan keperluan kita, oleh karena itu kita
perlu mendefinisikan bentuk sinyal
3) Klik pada tombol Generate masukan melalui langkah berikut ini:
Functional Simulation Netlist
(Pastikan tidak ada error). 1) Buka kembali file
Tutorial1.vwf dengan
4) Klik pada check box di sebelah
menggunakan File → Open
kiri “Overwrite Simulation input file ataupun SimulatorTool → Open
with simulation result” agar setiap
2) Klik kiri pada port masukan A
kita melakukan simulasi hasilnya
pada kolom paling kiri file tersebut.
langsung ditampilkan pada file
simulasi kita. 3) Perhatikan pada jendela utama di
bagian kiri setelah bagian
5) Sekarang kita perlu membuat sebuah
file yang akan digunakan oleh Project Navigator. Setelah
simulator sebagai sumber dari melakukan langkah 2 beberapa
masukkan vector simulasi. Untuk toolbar di bagian itu yang semula
membuatnya klik pada tombol open
 abu-abu (tidak aktif) berubah 1) Lakukan kompilasi terhadap
menjadi biru (aktif). program dengan memilih Processing
→ Start Compilation.
4) Pilih salah satu kotak tombol
2) Siapkan board FPGA Anda,
yang bernama Overwrite pasang kabel catu daya dan kabel
Clock (berada di dalam toolbar dari programmer pada tempatnya masing-
jendela waveform). Anda dapat masing dan nyalakan board tersebut.
melihat nama tersebut dengan
mengarahkan mouse Anda ke atas 3) Untuk konfigurasi, klik Tool
tombol tersebut selama
beberapa saat. Overwrite → Programmer. Klik pada tombol
Clock akan menghasilkan pulsa Hardware setup. Klik pada Add
segiempat yang berulang terus Hardware, untuk DE1 klik 2 kali
menerus dengan periode tertentu.
Anda bisa juga melakukan klik pada USB- Blaster (jika tidak ada
kanan pada nama pin dan pilih minta bantuan asisten untuk
Value → … untuk menentukan menginstall).
bentuk sinyal input.
4) Kemudian pada bagian Mode pilih
5) Pada jendela Clock seperti JTAG.
pada Gambar 7 bagian kanan pilih
Time Period → Period dan isi 5) Jika file Tutorial1.sof tidak
perioda sebesar 10 ns terlihat pada jendela utama
programmer, klik Add File dan
6) Ulangi langkah 2-5 untuk port carilah Tutorial1.sof kemudian klik
masukan B tetapi nilai periode Open.
sekarang sebesar 20 ns
6) sorot nama filr, lakukan checklist
7) Ulangi langkah 2-5 untuk port
pada kolom “Program/Configure”,
masukan C tetapi nilai periode
kemudian klik tombol Start untuk
sekarang sebesar 40 ns
memprogram FPGA.
8) semua langkah diatas akan
7) Sekarang coba mainkan switch 1-3
menghasilkan seluruh kombinasi yang n masukan A, B, dan C. Lihat
sinyal masukan yang mungkin apa yang terjadi, Apakah full adder
untuk percobaan ini. yang kita buat sudah bekerja dengan
benar? Jelaskan alasan Anda!
9) Setelah itu pada jendela
Simulator Tool pilih tombol Start 8) Catat hasil percobaan pada
untuk memulai simulasi.
BCL Anda.
10) Amati hasil simulasi pada
jendela tutorial.vwf dan cek
apakah hasilnya sudah sesuai 3. Percobaan 2B: Mendesain Full Adder dengan
dengan yang diharapkan Pendekatan Bahasa VHDLPercobaan ini kita
akan mendesain full adder dengan pendekatan
h. Menginmplementasikan desain
yang berbeda yaitu dengan memanfaatkan
Setelah memastikan rancangan kita sudah Bahasa VHDL. Sebelumnya praktikan
benar melalui simulasi secara fungsional, disarankan membaca kembali bahan-bahan
waktunya mengimplementasikan pada alat materi kuliah mengenai Bahasa VHDL karena
sebenarnya melalui langkah-langkah berikut: dalam praktikum kebantakan materi ini tidak
akan diulang kembali.. Prosedur Percobaan:
 a. Membuat Projek Baru Kembali 3) Seperti yang telah Anda
pelajari, kode VHDL memiliki
1) Buat project baru untuk banyak bentuk arsitektur dan kode
percobaan ini seperti yang diatas hanyalah salah satunya.
telah dilakukan pada percobaan Setelah selesai simpan file tersebut
sebelumnya dengan (CTRL+S).
memperhatikan langkah- langkah
di bawah ini. Untuk langkah-langkah berikutnya akan
mirip dengan Percobaan 2a, oleh karena itu
2) Klik File → New Project tidak akan dituliskan kembali. Silahkan ikuti
petunjuk Percobaan 2a mulai dari bagian
Wizard
Percobaan e hingga terakhir, tentukan
3) Buka directory dan cari folder posisi switch masukan ataupun posisi led 7-
Tutorial2 untuk menyimpan file- segment keluaran sesuai dengan keinginan
file pada percobaan ini. Anda. Setelah itu, kerjakan tugas berikut.
4) Beri nama project dan top level 1) Pada saat simulasi dan
entity: “modul2vhdl”. implementasi alat apakah ada
perbedaan bentuk keluaran antara
5) Klik Next untuk sampai ke menggunakan skematik dan vhdl.
jendela yang dapat digunakan Jelaskan.
untuk menambahkan file
pendukung, lewatkan jendela ini 2) Jelaskan pada laporan menurut
dengan klik Next kembali Anda, apa kelebihan dan
kekurangan menggunakan vhdl
6) Untuk yang mendapatkan maupun skematik.
board DE1 untuk “Family”
pilih Cyclonell, kemudian dalam 3) Catat hasil percobaan pada
bagian device pilih
BCL Anda.
EP2C20F484C7. Setelah itu klik
Finish karena untuk langkah 3. Percobaan 2C: Mendesain 4-Bit Ripple
berikutnya kita hanya
menggunakan setting default. Carry Adder dengan VHDL

b. memasukan desain VHDL Kita dapat membangun n-bit adder

dengan memanfaatkan kode vhdl
1) klik File – New pada jendela yang sebelumnya melalui penggunaan kata
tampil pilih VHDL file sebagai kunci component. Di bawah ini Anda
pilihan desain dan klik OK klik akan diberikan contoh 4-bit full adder
detach windows, lalu simpan file dengan aritektur Ripple Carry Adder.
tersebut sebagai Prosedur Percobaan:
modul2VHDL.VHD.
1) Buatlah folder dan project baru
2) anda akan mendapatlan jendela dengan nama project dan top- level
kosong tempat untuk menuliskan entity adder4bit.
kode VHDL Anda yang akan dipakai 2) Tambahkan file vhdl pada
yang ada pada Gambar 8, untuk project tersebut dan tuliskan
praktikum selanjutnya hal ini tidak kodenya.
akan dilakukan untuk melatih Anda.
3) lakukan simulasi secara funsional
seperlunya dan lihat adder 4 bit kita
 bekerja seperti yang diharapkan,
catat hasil percpbaan pada BCL
anda.
4. Percobaan 2D: Mendesain 4- bit Adder dengan
skematik
Pada percobaan ini hal pertama yang harus kita
lakukan adalah membuat rangkaian. Berikut ini
adalah gambar rangkaiannya :

Terkadang membangun rangkaian digital

menggunakan skematik bisa lebih mudah
dibandingkan menggunakan vhdl, hal ini
karena dengan menggunakan skematik kita
mendapatkan visualisasi dari rangkaian yang
kita bangun. Prosedur Percobaan:

1) Buatlah project baru dengan

nama project dan top-level
entity adder4bit2
Setelah kita membuat rangkainanya, kita dapat
membuktikan rangkaian tersebut dengan
2) Kopi file pendukung yang menggunakan tabel kebenaran (truth table).
bernama Full Adder.bsf dan
FullAdder.bdf dari website Berikut ini adalah diagram logika dari percobaan 2A:
labdasar ke dalam folder
proyek Anda.

3) Tambahkan file skematik

kosong ke dalam project Anda.

Ketika Anda membuka Symbol

Tool, Anda akan mendapati

direktori baru yang bernama
project, di dalamnya terdapat
blok bernama FullAdder dan
merupakan representasi
skematik dari file pendukung
yang kita gunakan. Dan ini adalah tabel kebenaran (truth table) untuk
percobaan 2A.
4) Gunakan blok tersebut
dan simbol lainnya untuk
A B C A- B- C- SUM CARRY
membuat rangkaian seperti
out out out
pada Gambar 10
1 1 1 1 1 1 1 1
5) Lakukan simulasi secara 1 1 0 1 1 0 0 1
fungsional dan lihat apakah
1 0 1 1 0 1 0 1
hasilnya sama dengan ketika
kita menggunakan vhdl. Catat 1 0 0 1 0 0 1 0
hasil percobaan pada BCL 0 1 1 0 1 1 0 1
Anda. 0 1 0 0 1 0 1 0
IV. HASIL DAN ANALISIS 0 0 1 0 0 1 1 0
0 0 0 0 0 0 0 0
A. Percobaan 2A: Mendesain Full Adder Dengan
Berikut ini adalah hasil dari percobaan ini:
Skematik
percobaan 2A, dengan input 101. ull adder telah bekerja dengan benar, karena
B. Percobaan 2B: Mendesain Full Adder dengan

Pendekatan Bahas VHDL

Pada percobaan ini kita mendapatkan diagram

logika seperti berikut ini :

Input 110

seperti yang kita dapat lihat bahwa diagram logika

diatas bahwa output yang dihasilkan pada
percobaan 2A dengan output pada percobaan 2B
sama. Hal ini dikarenakan keduanya merupakan
sebuah FULL ADDER.

Ini dapat dibuktikan dengan menggunakan truth

table atau tabel kebenaran. Berikut ini adalah tabel
kebenaran untuk percobaan 2B.

Input 111 A B Cin Cout S

1 1 1 1 1
1 1 0 1 0
1 0 1 1 0
1 0 0 0 1
0 1 1 1 0
0 1 0 0 1
0 0 1 0 1
0 0 0 0 0

Pada percobaan ini dapat kita lihat bahwa f Berikut ini adalah hasil percobaan:
Percobaan 2B dengan input 101
Input 110

C. Percobaan 2C : Mendesain 4-Bit Ripple Carry

Adder Dengan VHDL

Pada pecobaan ini membuat desain full adder

dengan menggunakan pendekatan bahasa VHDL.

4- Bit ripple carry adder menerimamasukkanAdan B

4 bit, sertaCin 1 bit danmengembalikanhasilberupa
Sum 4 bit danCout 1 bit. A0, A1, A2, dan A3
dibuatmenjadisatugrup (misalkan A), sedangkan B0,
B1, B2, dan B3 dibuatmenjadisatugrup pula
(misalkan B). Perhatikan hasil diagram logika
berikutini:
Input 111

Ada dua cara mendesai full Adder yaitu Bentuk sinyal diatas membentuk tabel kebenaran
menggunakan skematik dan menggunakan VHDL. sebagai berikut:
Antara kedua cara tersebut tidak terdapat perbedaan
yang signifikan dikarenakan code pada VHDL
merupakan Rumus Logika yang sama dengan Full
A B C CARRY SUM
Adder yang digunakan pada cara sistematik.
1111 0000 0 0 1111
Berikut ini adalah kelebihan dan kekurangan dari
VHDL dan skematik. 0000 1111 0 0 1111
1111 1111 0 1 1110
-Kelebihan VHDL: VHDL merupakan bahasa
pemograman hardware oriented yang sangat 0000 0000 1 0 0001
kompleks, menggunakan deskripsi secara struktur,
dapat di adoptasi dengan berbagai perusahaan
1111 0000 1 1 0000
pengembang, independent terhadap teknologi yang 0000 1111 1 1 0000
digunakan.
1111 1111 1 1 1111
-Kekurangan VHDL: deskripsinya sangat kompleks, 0000 0000 0 0 0000
karena berbasis hardware, tidak semua bisa di
synthesis.

D. Percobaan 2D: Mendesain 4-Bit Adder

denganSkematik
setelah sebelumnya kita menggunakan pendektan IV. KESIMPULAN
memakai bahasa VHDL. Pada percobaan 2D ini kita
akan menggunakan pendekatan skematik, berikut ini 1. Dengan melakukan percobaan pada
adalah hasil diagram logika menggunakan modul 2 ini ita dapat mempelajari
pendekatan skematik : teknik perancangan rangkaian digital
dengan target FPGA.
2. Kita juga dapat melakukan perancangan
rangkaian digital dengan target FPGA
baik menggunakan pendekatan
skematik maupun bahasa VHDL.

REFERENSI

[1] Brown, Stephen, Vranesic, Zvonko, Fundamental of

Digital Logic With VHDL Design 3nd Ed, 126-
146, McGraw-HALL, New York, 2005.

Bentuk sinyal diatas akan membentuk tabel [2] Modul Praktikum Sistem Digital 1 ITERA
kebenaran sebagai berikut ini :

A B C CARRY SUM
0000 0000 0 0 0000
0000 1111 0 0 1111
1111 1111 0 1 1110
0000 0000 1 0 0001
1111 0000 1 1 0000
0000 1111 1 1 0000
1111 1111 1 1 1111
0000 0000 0 0 0000

coba perhatikan pada tabel sebelumnya

(menggunakan bahasa VHDL) sangat mirip dengan
tabel kebenaran dengan menggunakan pendekatan
skematik. Hal ini menunjukkan bahwa kita dapat
menggunakan pendekatan skematik maupun bahasa
VHDL dalam merangcang rangkaian digital seperti
4-bit carry adder.