MODUL I

PENGANTAR PERANCANGAN SISTEM DIGITAL DAN

PENGENALAN SOFTWARE MAX+PLUS ALTERA II
1.1 Tujuan: Mengenal Software Max+plus Altera II sebagai perangkat perancangan sistem
digital.
1.2 Dasar Teori
1.2.1 Pendahuluan

Panduan ini berisi uraian tentang aspek-aspek yang terkait dengan perancangan sistem
digital menggunakan FPGA yang disertai dengan beberapa modul rancangan sistem
sampai implementasi sistem tersebut pada FPGA.

1.2.2 Konsep Perancangan

Dalam merancang rangkaian terintegrasi digital terhadap dua konsep perancangan yaitu
konsep perancangan top-down dan konsep perancangan bottom-up.

 Perancangan top-down

Pada perancangan top-down, proses perancangan dimulai dengan deskripsi fungsi

rangkaian secara keseluruhan. Kemudian rangkaian global ini dibagi-bagi menjadi
rangkaian yang lebih kecil. Dengan cara ini, keseluruhan rangkaian terbentuk dari sub-
sub rangkaian yang terdiri dari beberapa tingkat hirarki. Metode ini tidak menggunakan
komponen-komponen standar, artinya kita dapat membagi rangkaian menjadi susunan
dari komponen terkecil (primitive) dan komponen terkecil ini tidak harus rangkaian
standar yang sudah tersedia.

 Perancangan bottom-up

Pada perancangan bottom-up, proses perancangan tetap dimulai dengan deskripsi

fungsi rangkaian secara global. Tetapi di dalam membagi rangkaian kita harus
berpatokan pada komponen terkecil (primitive) yang tersedia. Primitive ini sudah di
rancang sebelumnya, dan perancang di batasi untuk harus menggunakan komponen
tersebut.

Semakin tinggi kompleksitas rangkaian yang harus dirancang, menuntut kita memakai
alat perancangan berbantuan komputer (Computer Aided Design Tools). Apalagi jika
waktu yang tersedia untuk melakukan perancangan sangat sedikit. Penggunaan CAD
Tools memungkinkan perancangan untuk berkonsentrasi pada rangkaian global.
Deskripsi rancangan yang dapat diproses oleh CAD Tools dapat berupa deskripsi
skematik, tekstual atau Finite State Machine.

1.2.3 Alur Perancangan

Berikut ini merupakan alur perancangan yang akan dilakukan dalam setiap modul:

 Uji sintak VHDL/AHDL

Rancangan rangkaian di buat menggunakan bahasa deskripsi VHDL/AHDL
.Pembuatan rancangan VHDL/AHDL ini dapat menggunakan editor teks yang banyak
tersedia. Susunan program yang dibuat disimpan dengan ekstensi .vhd untuk VHDL
dan .tdf untuk AHDL. Selanjutnya perlu di lakukan pemeriksaan terhadap sintaks
deskripsi VHDL/AHDL .Pemeriksaan ini dilakukan Dengan menggunakan CAD tool
yang memiliki fasilitas design entry berupa VHDL/AHDL .
Apabila ditemukan kesalahan sintak (sintax error), kita perlu mengedit ulang deskripsi
VHDL/AHDL tersebut sampai rancangan terbebas darinya.

 Uji fungsional (simulasi)

Bila rancangan VHDL/AHDL telah bebas dari sintax error, untuk mengetahui apakah
rancangan tersebut telah memenuhi spesifikasi fungsi yang telah ditentukan, salah satu
cara yang dapat digunakan adalah simulasi. Pada tahap ini kita menentukan nilai sinyal
masukan sistem dan mengamati nilai sinyal keluaran sistem. Bila spesifikasi rancangan
belum terpenuhi, kita mengedit ulang rancangan VHDL/AHDL dan diteruskan dengan
simulasi.
Proses ini berulang terus sampai akhirnnya deskripdi VHDL/AHDL telah memenuhi
spesifikasi rancangan yang diinginkan.

1.2.4 Perangkat yang Digunakan

Untuk setiap tahap alur perancangan diatas digunakan perangkat bantu baik berupa
perangkat lunak. Perangkat lunak yang digunakan untuk melakukan uji sintaks VHDL
dan uji fungsional adalah MAX+PLUS II dari ALTERA.

 Uji Sintaks ;Untuk memulai menggunakan perangkat lunak MAX+PLUS II kita

perlu menjalankan file max2win. exe yang terdapat dalam directori MAXPLUS2.
Setelah itu akan tampak tampilan seperti berikut :

 Untuk membuka editor teks yang akan kita gunakan untuk membuat rancangan
VHDL/AHDL pilih menu MAX+ plus II-> Text Editor.
Selanjutnya akan tersedia sebuah window tempat kita membuat deskripsi rancangan
VHDL/AHDL.

 Simpan rancangan ini dengan memilih menu File-> Save dengan nama file yang
sesuai dengan rancangan yang dibuat sehingga mudah diingat dan diakhiri dengan
ekstension vhd (VHDL) atau tdf (AHDL) .
 Untuk membuka editor grafik pilih menu MAX+ plus II-> Graphic Editor>Enter
Symbol, pilih C:\altera\maxplus2\max2lib\prim untuk menampilkan primitive yang
disediakan yaitu gerbang-gerbang, pin input dan pin output.

 Jika dipilih gerbang and2, maka setelah muncul gambarnya masih diperlukan pin
input dan output dengan cara yang sama. Jika sudah di temukan dan ditampilkan,
cocokkan pin input dengan bagian input gerbang and2 dan pin output dengan
bagian output gerbang and2.
 Berikan nama untuk masing-masing input dan output dengan mengklik bagian
nama input dan output pada gambar rangkaian yang disiapkan.
 Simpan dengan memilih menu File>Save as, berikan nama file dengan ekstensi
.gdf. (misal and.gdf).
 Langkah selanjutnya adalah membuat rancangan VHDL/AHDL dan Grafik tersebut
sebagai sebuah project(File-> Project-> Name ). Nama sebuah project harus sama
dengan nama file top-level rancangan.
 Untuk melakukan uji sintaks VHDL/AHDL dan Grafik perlu dipilih menu File->
Project-> Save&Check.
Bila rancangan sudah terbebas dari syntax error, akan muncul window seperti berikut :
Bila sudah terbebas dari syntax error, langkah selanjutnya adalah melakukan uji
fungsional rancangan. Sebelumnya kita harus melakukan kompilasi dahulu dengan
memilih menu File->Project->Save&Compile. Dalam proses kompilasi ini
sebenarnya sudah dilakukan proses sintesis deskripsi vhdl ke dalam deskripsi
rancangan yang sudah berisi data konfigurasi device.

1.2.5 Uji Fungsional Simulasi

Untuk melakukan simulasi lakukan urutan langkah File>Waveform Editor >

Nodes>Enter Nodes to SNF>List > tanda “ =>”>OK . Tampilan yang akan muncul
adalah sbb:
Pilih Tombol ketiga dari kiri bawah dan atur nilai untuk multiplied untuk input
bervariasi dengan nilai I,2,4,dst. Misal untuk input Ai, Multiplied by 1, untuk input Bi
dengan Multiplied by 2. Sedangkan untuk output Co, berikan nilai Multiplied by 1,
sehingga diperoleh tampilan di atas.

Lakukanlah simulasi terhadap file tersebut dengan langkah File>Save As simpan

sesuai dengan nama project tapi dengan ekstensi .scf, misal and.scf.
Lakukan urutan langkah File>Save,Compile&Simulate dengan hasil sbb.:

Dengan file and.scf setelah dikompilasi dan disimulasikan:

1.3. Langkah Kerja
1. Tulislah program VHDL berikut dalam teks editor dan simpan dengan nama
andgate_v.vhd

entity andgate_v is
port (ai,bi :in bit;
co : out bit);
end andgate_v;

architecture ar of andgate_v is
begin
co <= ai and bi ;
end ar; entity andgate_v is
port (ai,bi :in bit;
co : out bit);
end andgate_v;

architecture ar of andgate_v is
begin
co <= ai and bi ;
end ar;

2. Tulislah program AHDL berikut dalam teks editor dan simpan dengan nama
andgate_a.tdf

subdesign andgate_a
(ai,bi : input;
co : output
)

begin
co = ai & bi ;
end ;

3. Gambarkan gerbang And 2 input ( Ai dan Bi), dengan output Co pada Graphic
Editor, simpan dengan nama andgate_g.gdf.

4. Lakukan uji sintaks, dan simulasi sampai berhasil.

 MODUL 2
PENGGUNAAN VHDL UNTUK RANGKAIAN KOMBINASIONAL

2.1 Tujuan : Mempelajari penggunaan VHDL untuk rangkaian kombinasional.

2.2 Dasar Teori:

2.2.1 Rangkaian Kombinasional
Rangkaian kombinasional terdiri dari gerbang-gerbang primitive atau macrofunction
yang terhubung secara elektrik untuk mengolah input menjadi output tanpa komponen
memori dan tanpa umpan balik.

VHDL (VHSIC( Very High Speed Integrated Circuit ) Hardware Description

Languange) merupakan salah satu bahasa deskripsi perangkat keras yang di gunakan
untuk merancang rangkaian terintegrasi di dalam era VLSI sekarang ini. Struktur umum
bahasa VDHL terdiri dari dua bagian utama:

Bagian ENTITY
Bagian ARCHICTURE

Pada bagian ENTITY dideklarasikan interface ke rangkaian berupa seluruh port

masukan dan keluaran. Ada empat jenis PORT yang dapat digunakan : IN, OUT,
INOUT, dan BUFFER. Port IN berfungsi sebagai masukan, port OUT berfungsi
sebagai masukan dan keluaran, dan port BUFFER merupakan port keluaran yang
memiliki umpan balik.

Pada bagian ARCHITECTURE dideklarasikan fungsi rangkaian yang akan dibuat

berupa sejumlah (urutan) fungsi logika. Perintah-perintah tersebut dapat
mereprerentasikan FSM
(finite state machine), pernyataan logika, aliran data, dsb.

Setiap ARHITECTURE diasosiasikan (berdasarkan namanya) dengan satu ENTITY.

Dan satu ENTITY hanya memiliki satu ARHITECTURE. Berikut ini merupakan
format umum dari ENTITY dan ARHITECTURE.

II.1Format Deklarasi Entity

entity nama_entity is
[deklarasi_generic ]
[deklarasi_port ]
end nama_entity

II.2 Format Deklarasi Architecture

Arhitecture nama_arch of nama_entity is

[deklarasi_konstanta ]
[deklarasi_sinyal ]
[deklarasi_tipe ]
[deklarasi_komponen ]
[deklarasi_atribut]
begin
 [statemen_konkuren ]
end nama_arch;
Komponen utama di bagian [statemen_kongkuren] di atas adalah PROCESS. Untuk
semua jenis pernyataan konkuren dapat dicari PROCESS ekivalennya, tetapi tidak
semuanya perlu di jadikan ke dalam bentuk PROCESS Dalam PROCESS semua
statement dieksekusi secara sekuensial. Statement yang diletakan pertama akan
Dikerjakan lebih dahulu. Tiap PROCESS memiliki sensitivity list, yaitu daftar sinyal-
sinyal (baik berupa PORT maupun sinyal internal) yang menyebabkan pengeksekusian
suatu PROCESS.

II.3Package

Dalam VHDL juga dikenal istilah PACKAGE yang merupakan deklarasi fungsional
yang berisi beberapa subprogram (prosedur atau fungsi) yang dapat dipanggil dan
dipakai oleh deskripsi fungsional lainnya atau oleh PACKAGE yang lain.

II.4 Perancangan Rangkaian Kombinasional

Pembuatan rangkaian kombinasional dengan VHDL dapat dilakukan dengan
menggunakan statemen-statemen berikut:
 Operator logika/persamaan boolean
 Statemen with-select-when
 Statemen port map (penggunaan komponen )
 Statement if-then-else
 Statement case-when

II.5 Contoh rangkaian Kombinasional

 Rangkaian AND 2masukan dan OR 2 masukan

Program 2.1 Rangkaian AND2

C <= a AND b;

Program 2.2 Rangkaian OR2

D <= a OR b;

 Multiplekser 4-1:
Program 2.3 .

With selector select

Out_mux <= A when “00”,
B when “01”,
C when “10”,
D when others;

Jika ditulis lengkap menjadi sbb.:

 Entity mux41_v is
port(A,B,C,D : in bit;
selector: in bit_vector (1 downto 0);
Out_mux : out bit
);
end mux41_v;
Architecture ar of mux41_v is
Begin
With selector select
Out_mux <= A when "00",
B when "01",
C when "10",
D when others;
end ar;

Program 2.4.

With selector select

Out_mux <= A when “00”,
B when “01”,
C when “10”,
D when others;

Atau
Program 2.5
Out_mux <=A when ( selector = “00” ) else
B when ( selector = “01” ) else
C when ( selector = “10” ) else
D;

Atau
Program 2.6
Mux4_1:
Process (a, b, c, d, selector )

Begin
If selector = “00” then
Out_mux <= a;
Elsif selector = “01” then
Out_mux <= b;
Elsif selector = “10”then
Out_mux <= c;
Else
Out_mux <= d;
End if;
End process mux4_1;

Atau
Program 2.7.
 Process (a, b, c, d, selektor)
Begin
Case selektor is
When “00” => out_mux <= a;
When “01” => out_mux <= b;
When “10” => out_mux <= c;
When “00” => out_mux <= d;
end case ;
end process mux4_1;
2.3 Langkah Kerja
1.Tuliskan program 2.1 s.d 2.7 pada Text Editor Altera Max+Plus II, simpan
dengan
nama yang sesuai dengan nama Entity berikut ekstensi .vhd lalu jadikan nama
Project.

2. Lakukan pengecekan sintaks, kompilasi dan simulasi dengan membuat file

SCF-nya sampai berhasil.
 MODUL 3
VHDL UNTUK PERANCANGAN RANGKAIAN SEKUENSIAL

3.1 Tujuan Percobaan:

 Mengenal dan mempelajari representasi funsional rangkaian sekuensial
menggunakan program VHDL

3.2 Dasar Teori

Rangkaian sekuensial pada umumnya terdiri dari rangkaian kombinasional yang
dikombinasikan dengan sejumlah flip-flop sebagai media penyimpan data (register).

3.2.1 Contoh deskripsi VHDL untuk flip-flop.

Program 3.1.
Process (clk)
Begin
If (clk’ event and clk =’1’) then
Out_ff <= data;
End if;
End process;

Atau
Program 3.2
Process (clk)
Begin
If (clk’ event and clk =’1’) ) then
Out_ff <= data;
Else
Out_ff <= out_ff;
End process;

Penjelasan:

If (clk’ event and clk =’1’) then

Out_ff <= data;
End if;
Memiliki arti bahwa nilai sinyal bahwa nilai sinyal out_ff pada saat rising_edge terjadi
pada sinyal clk. Untuk memberikan nilai pada saat falling_edge diperlukan statement
berikut:

If (clk’ event and clk =’0’) then

Out_ff <= data;
End if;
Sedangkan untuk memberikan nilai sinyal pada saat falling_edge maupun rising_edge
digunakan statemen berikut:

If (clk’ event ) then

Out_ff <= data;
 End if;

3.2.2 Contoh deskripsi VHDL untuk D-latch

Program 3.3

Process (clk, data )

Begin
If (clk=’1’ ) then
Out_ff <= data;
End if;
End process;

3.2.3 Perancangan FSM (finite state machine )

Diagram FSM dapat dideskripsikan dalam VHDL menggunakan case-when dan if-
then-else. Statement case-when digunakan untuk mewakili setiap state, sementara
statemen if-then-else digunakan untuk mewakili transisi antar state. Nama setiap state
didefinisikan menggunakan reserved word ‘type’ .
Contoh:

Deklarasi sinyal present state dan next state yang bertipe tipe_state.

Type tipe_state is ( state_satu, state_dua, state_tiga )

Signal present_state, next_state : tipe_state;

Contoh FSM 2-state:

‘0’

s0 ‘1’ s1

Program 3.4
Entity state_machine is
Port (clk, reset,input: in bit;
Output : out bit);
End state_machine;

Architecture arch of state_machine is

Type State_Typ is (s0,s1);
Signal state: State_Typ;
Begin
Process (clk,reset)
Begin
If reset = ‘1’ then
State <= s0;
Elsif (clk’event and clk =’1’) then
Case state is
 When s0 =>
State <= s1;
When s1 =>
IF input = ‘1’ then
State <= s0;
Else
State <= s1;
End If;
Endcase;
End if;
End Process;
Output <= ‘1’ when state = s1 else ‘0’;
End arch;

3.3 Langkah Kerja

1.Tuliskan program 3.1 s.d 3.4 pada Text Editor Altera Max+Plus II, simpan
dengan
nama yang sesuai dengan nama Entity berikut ekstensi .vhd lalu jadikan nama
Project.

2. Lakukan pengecekan sintaks, kompilasi dan simulasi dengan membuat file

SCF-nya sampai berhasil.
 MODUL 4
PENGGUNAAN AHDL
UNTUK PERANCANGAN RANGKAIAN KOMBINASIONAL

4.1 Tujuan :

4.2 Dasar Teori:

4.2.1 Definisi Rangkaian Sekuensial

Rangkaian sekuensial adalah rangkaian kombinasional yang dilengkapi dengan
memori dan umpan balik (feed back) dalam jumlah terbatas.

4.2.2 Sintaks AHDL

AHDL mendukung seluruh kombinasi bilangan desimal, biner, oktal, dan heksadesimal

Berikut ini adalah contoh penggunaan bilangan dan konstanta dalam mengaktualisasi
decoder alamat yang dibangkitkan sebuah chip enable active high ketika alamat
HFF30 atau HFF50 diberikan pada input.

Program 4.1
Subdesign decode
(
address[15..0] : input;
chip_enable1,chip_enable2 :output;
)
Begin
chip_enable1 = address[15..0] == H”FF30”);
chip_enable2 = address[15..0] == H”FF50”);
End;

Konstanta dapat digunakan sebagai pengganti bilangan. Nama ini digunakan dalam
file. Jika Program 3.1 menggunakan konstanta, maka diperoleh program berikut ini:

Program 4.2
CONSTANT io_address1 = H”FF30”);
CONSTANT io_address1 = H”FF50”);
Subdesign decode1
(
address[15..0] : input;
chip_enable1,chip_enable2 :output;
)
Begin
chip_enable1 = address[15..0] == io_address1);
chip_enable2 = address[15..0] == io_address2);
End;

4.2.3 Logika Kombinatorial

Logika kombinatorial diimplementasikan dalam AHDL dengan ekspresi dan persamaan
boolean, truth table dan bermacam macrofunction. Operator dan komparator logika
yang biasa digunakan ditunjukkan dalam Tabel 3.1. Contoh program menggunakan
ekspresi boolean adalah sbb.:

Program 4.3

Subdesign bool1
(
a0,a1,b0,b1 : input;
s0,s1 :output;
)
begin
s0 =a0 & a1 & !b1 % operasi logika s0 =a0 AND a1 AND NOTb1%
s1 = s0 # b0 % s1 = s0 OR b0 %

end;

Tabel 3.1 Operator Logika dan Komparator AHDL.

Prioritas Operator/ Komparator
1 - (negatif)
1 ! (NOT)
2 + (penambahan)
2 - (pengurangan)
3 == (sama dengan)
3 != (tidak sama dengan)
3 < (kurang dari)
3 <= (kurang dari atau sama dengan)
3 > (lebih besar dari)
3 >= (lebih besar dari atau sama dengan)
4 & (AND)
4 ! & (NAND)
5 $ (XOR)
5 !$ (XNOR)
6 # (OR)
6 !# (NOR)

4.2.4 Logika Bersyarat

AHDL menyediakan 2 pernyataan untuk implementasi logika kombinasional, yaitu

pernyataan IF dan Case.

 Statemen IF dapat disebut sebagai bentuk IF-THEN atau bentuk IF-THEN-

ELSIF…ELSE digunakan untuk mengevaluasi satu atau beberapa ekspresi boolean
kemudian menjabarkan perilaku dari perbedaan nilai ekspresi tersebut.

Program 4.4
Subdesign priority
(
prior4, prior3, prior2, prior1 : input;
 prior_code [2..0] :output;
)

begin
if prior4 then
prior_code [ ]= 4 ;
elsif prior3 then
prior_code [ ]= 3 ;
elsif prior2 then
prior_code [ ]= 2 ;
elsif prior1 then
prior_code [ ]= 1 ;
else
prior_code [ ]= 0 ;
endif;
end;

 Statemen Case mengurutkan alternatif-alternatif yang tersedia untuk setiap nilai

dari sebuah ekspresi boolean. Di mana ekspresi ini dievaluasi kemudian dipilih
suatu tindakan berdasarkan nilai ekspresi tersebut.

Program 4.5
Subdesign mux41_a
(
selek[1..0] : input;
A,B,C,D : input;
out_mux[3..0] : output;
)
begin
Case selek[ ] is
When 0 => out_mux[ ] = A;
When 1 => out_mux[ ] = B;
When 2 => out_mux[ ] = C;
When 3 => out_mux[ ] = D;
end;

 Statemen Truth Table menggunakan pola hubungan input dengan output.

Program 4.6
Subdesign fa
(
A,B,Cin : input;
CoutTT, SumTT:output;
)
begin
TABLE
A,B,Cin => CoutTT,SumTT;
0,0,0 =>0,0;
0,0,1 =>0,1;
0,1,0 =>0,1;
 0,1,1 =>1,0;
1,0,0 =>0,1;
1,0,1 =>1,0;
1,1,0 =>1,0;
1,1,1 =>1,1;
END TABLE;
END;

4.3 Langkah Kerja

1.Tuliskan program 4.1 s.d 4.6 pada Text Editor Altera Max+Plus II, simpan
dengan
nama yang sesuai dengan nama Entity berikut ekstensi .tdf lalu jadikan nama
Project.

2. Lakukan pengecekan sintaks, kompilasi dan simulasi dengan membuat file

SCF-nya sampai berhasil.
 MODUL 5
PENGGUNAAN AHDL
UNTUK PERANCANGAN RANGKAIAN SEKUENSIAL

5.1 Tujuan :
 Mengenal dan mempelajari representasi funsional rangkaian sekuensial
menggunakan program AHDL

5.2 Dasar Teori:

Rangkaian Logika Sekuensial biasanya diimplementasikan dalam AHDL dengan state

machine, register, atau latch dan harus melibatkan satu atau lebih flip-flop.

5.2.1 Pendeklarasian register dan output teregisterkan

Register digunakan untuk menyimpan nilai data, menahan nilai pencacahan, dan data
yang disingkronkan dengan sinyal clock. Register dapat dideklarasikan dengan sebuah
deklarasi register dalam Bagian Variable. Sebuah port dari suatu kejadian digunakan
untuk menghubungkan suatu kejadian dari primitive, macrofunction, atau state machine
pada komponen logika lain dalam file TDF.
Sebuah port dari suatu kejadian dapat digunakan dengan format:

5.2.2 Nama_Kejadian .Nama_port

Nama port adalah input atau outputdari primitive, macrofunction, atau state machine.
Program 5.1 berisi sebuah byte register yang menyimpan nilai-nilai input d menjadi
output q pada saat clock rising edge saat input load ‘1’.

Program 5.1
subdesign register
( clk, load ,d[7..0] : input;
q[7..0] : output;
)
variable
ff[7..0] :DFFE;
begin
ff[ ].clk =clk;
ff[ ].ena =load;
ff[ ].d =d[7..0];
q[ ] =ff[ ].q;
end;

hasil:
5.2.3 Output yang teregister dari subdesign dapat dideklarasikan sebagai D flip-flop

Program 5.2
Subdesign reg_out
( clk, load ,d[7..0] : input;
q[7..0] : output;
)
variable
q[7..0] :DFFE
begin
q[ ].clk =clk;
q[ ].ena =load;
q[ ] =ff[ ].q;
end;
5.2.4 State Machine dengan output singkron
State machine memiliki present state yang hanya tergantung pada input dan state
terakhir, dan output hanya tergantung pada present state disebut state machine Moore.

Program 5.3
subdesign moore
( clk,reset,y : input;
z : output;
)
variable
ss: machine with states (s0 =0, s1 = 1, s2 =1, s3 = 0);
begin
ss.clk =clk;
ss.reset =reset;

Table
ss, y => ss;

s0, 0 => s0;

s0, 1 => s2;
s1, 0 => s0;
s1, 1 => s2;
s2, 0 => s2;
s2, 1 => s3;
s3, 0 => s3;
s3, 1 => s1;
Endtable;
End;

end case;
end;

State machine dapat dibuat dengan menggunakan fungsi sebuah flip flop sebagaimana
ditunjukkan dalam Program 5.4.

Program 5.4.
subdesign sm_a
( clk,reset,d : input;
q : output;
)
variable
ss: machine with states (s0,s1);
begin
ss.clk =clk;
ss.reset =reset;

case ss is
when s0 =>
q = GND;
 if d then
ss = s1;
end if;
end case;
end;

5.3 Langkah Kerja

1.Tuliskan program 5.1 s.d 5.4 pada Text Editor Altera Max+Plus II, simpan
dengan
nama yang sesuai dengan nama Entity berikut ekstensi .tdf lalu jadikan nama
Project.

2. Lakukan pengecekan sintaks, kompilasi dan simulasi dengan membuat file

SCF-nya sampai berhasil.
 BAB VI
PENGGUNAAN EDITOR GRAFIK
UNTUK RANGKAIAN KOMBINASIONAL DAN RANGKAIAN SEKUENSIAL

4.1 Tujuan : Mempelajari penggunaan editor grafik untuk rangkaian kombinasional

Menggunakan komponen-komponen primitive dan macrofunctions untuk
Membangun rangkaian kombinasional.

4.2 Dasar Teori:

4.2.1 Menggunakan Editor grafik

Untuk membuka editor grafik pilih menu MAX+ plus II-> Graphic Editor>Enter
Symbol, pilih C:\altera\maxplus2\max2lib\prim untuk menampilkan primitive yang
disediakan yaitu gerbang-gerbang, pin input dan pin output.

 Jika dipilih gerbang and2, maka setelah muncul gambarnya masih diperlukan pin
input dan output dengan cara yang sama. Jika sudah di temukan dan ditampilkan,
cocokkan pin input dengan bagian input gerbang and2 dan pin output dengan
bagian output gerbang and2.
 Berikan nama untuk masing-masing input dan output dengan mengklik bagian
nama input dan output pada gambar rangkaian yang disiapkan.
 Simpan dengan memilih menu File>Save as, berikan nama file dengan ekstensi
.gdf. (misal and.gdf).
 Langkah selanjutnya adalah membuat rancangan Grafik tersebut sebagai sebuah
project(File-> Project-> Name ). Nama sebuah project harus sama dengan nama file
top-level rancangan.
 Untuk melakukan uji sintaks Grafik perlu dipilih menu File-> Project->
Save&Check.
Bila rancangan sudah terbebas dari syntax error, akan muncul window seperti berikut :
Bila sudah terbebas dari syntax error, langkah selanjutnya adalah melakukan uji
fungsional rancangan. Sebelumnya kita harus melakukan kompilasi dahulu dengan
memilih menu File->Project->Save&Compile.
4.2.2 Uji Fungsional Simulasi
Untuk melakukan simulasi lakukan urutan langkah File>Waveform Editor >
Nodes>Enter Nodes to SNF>List > tanda “ =>”>OK . Tampilan yang akan muncul
adalah sbb:

Pilih Tombol ketiga dari kiri bawah dan atur nilai untuk multiplied untuk input
bervariasi dengan nilai I,2,4,dst. Misal untuk input Ai, Multiplied by 1, untuk input Bi
dengan Multiplied by 2. Sedangkan untuk output Co, berikan nilai Multiplied by 1,
sehingga diperoleh tampilan di atas.

Lakukanlah simulasi terhadap file tersebut dengan langkah File>Save As simpan

sesuai dengan nama project tapi dengan ekstensi .scf, misal and.scf.
Lakukan urutan langkah File>Save,Compile&Simulate dengan hasil sbb.:

Dengan file and.scf setelah dikompilasi dan disimulasikan:

6.3 Langkah Kerja
1.Buat gambar rangkaian kombinasional dan rangkaian sekuensial dengan Grafik
Editor Altera Max+Plus II, simpan dengan nama berekstensi .gdf lalu jadikan nama
Project. Lakukan pengecekan sintaks, kompilasi dan simulasi dengan membuat file
SCF-nya sampai berhasil. (Rangkaian yang dibuat sesuai yang diberikan pimpinan
praktikum).
 MODUL 7
PERANCANGAN SISTEM DIGITAL KOMBINASIONAL

Tujuan : Mahasiswa dapat merancang system digital Kombinasional

Tugas:
1. Pilih satu sistem kombinasional untuk dirancang.
2.Gunakan langkah-langkah perancangan system digital
3.Buat simulasi menggunakan AHDL(nama_alat_a.tdf), VHDL(nama_alat_v.vhd)

MODUL 8
PERANCANGAN SISTEM DIGITAL SEKUENSIAL

Tujuan : Mahasiswa dapat merancang sistem digital sekuensial

Tugas:
1.Pilih satu sistem sekuensial untuk dirancang.
2.Gunakan langkah-langkah perancangan sistem digital
3. Buat simulasi menggunakan AHDL(nama_alat_a.tdf), VHDL(nama_alat_v.vhd),
dan Grafik (nama_alat_g.gdf).
 MODUL PRAKTIKUM

OLEH

DINI DESTIANI S.F.

JURUSAN TEKNIK INFORMATIKA

SEKOLAH TINGGI TEKNOLOGI GARUT
2005