MODUL 2 PENGENALAN DESIGN MENGGUNAKAN FPGA

Andjani Widya Hemasita (18318030)

Asisten: Fathiya Rahma (18316002)
Tanggal Percobaan: 24/09/2019
EL2142-Sistem Digital dan Mikroprosesor
Laboratorium Dasar Teknik Elektro - Sekolah Teknik Elektro dan Informatika ITB

Abstrak Program tersebut nantinya akan dibuat

oleh user menggunakan software yang ada untuk
Percobaan yang dilakukan pada Modul 1
kemudian disimulasikan. Setelah simulasi berjalan
Pengenalan Design Menggunakan FPGA adalah Praktikan
lancar dan berhasil, program tersebut siap untuk
mempelajari teknik perancangan rangkaian digital dengan
didownload ke dalam FPGA, begitu mudah, efisien
target FPGA dan daopat melakukan perancangan rangkaian
dan sederhana”[1].
digital dengan target FPGA baik menggunakan pendekatan
skematik maupun bahasa VHDL. Percobaan dilakukan Jadi, FPGA adalah sebuah IC yang berisi
secara berkelompok beranggotakan dua orang selama tiga jam. kumpulan gerbang logika yang di dalamnya
Hasil yang diperoleh dicatat di buku catatan laporan. Setelah terdapat sebuah chip berisi program yang dapat
percobaan selesai, diharapkan praktikan mencapai tujuan disimulasikan.
yang ada di modul ini.
2.2. Full adder
Kata kunci: FPGA, VHDL, skematik, full adder.
Menurut Crowe ”A full adder circuit is
central to most digital circuits that perform
1. PENDAHULUAN
addition or subtraction. It is so called because it
Pada modul 2 Pengenalan Desain Menggunakan adds together two binary digits, plus a carry-in
FPGA, praktikan melakukan 7 percobaan yaitu : digit to produce a sum and carry-out digit”.
mendesain full adder dengan skematik, mendesain
Sedangkan menurut Lang ”Rangkaian full
full adder dengan pendekatan Bahasa VHDL,
adder, penjumlah penuh, menjumlahkan bilangan
mendesain 4 bit ripple carry adder dengan VHDL,
binary dengan menyertakan nilai carry dalam
mendesain 4-bit adder dengan skematik, simulasi
penjumlahannya. Sebuah full adder sederhana
sederhana menggunakan modelsim, membuat
terdiri dari tiga buah input, yang biasa untuk
testbench, melakukan proses tapping sinyal dari
memudahkan disebut input A, B, dan Cin”
sebuah desain, dan bonus membuat script untuk
melakukan simulasi. Mengutip dari Hutabarat, Mervin T
“Keunggulan FULL-ADDER bila dibandingkan
dengan HALF-ADDER adalah kemampuan-nya
2. STUDI PUSTAKA menampung dan menjumlahkan bit CARRY-in
(Cin) yang berasal dari CARRY-out (Cout) dari
Bagian ini berisi uraian singkat dari berbagai tahapan sebelumnya. Oleh karenanya fungsi FULL
sumber pustaka ADDER itu sendiri adalah menjumlahkan ke-tiga
2.1. FPGA bit input yaitu bit A, bit B dan Cin untuk
menghasilkan dua bit output yaitu S dan Cout”[2]
Menurut Lamsani “FPGA (Field
Programable Gate Array) adalah rangkaian digital
yang terdiri dari gerbang-gerbang logika dan
terinterkoneksi sehingga dapat terhubung satu
dengan lainnya. Intinya, FPGA ini merupakaan
sebuah chip yang bisa diisi program dan bisa
dijalankan dengan software khusus”.
Sedangkan menurut Dzale FPGA
merupakan sebuah IC digital yang bersifat
programmable. User atau pemakai dapat memakai
IC digital ini secara berulang-ulang untuk Gambar 1 Rangkaian Full Adder
menyesuaikan program apa yang akan
Sumber :
didownload ke dalam FPGA ini.
https://www.sciencedirect.com/topics/computer
-science/full-adder
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 1
 Secara umum Langkah Perobaan dapat
digambarkan dengan diagram berikut

Persiapkan Alat dan

Komponen

Buat rangkaian seperti

pada gambar di modul

Perhatikan nilai yang

Gambar 2 Tabel Kebenaran Full Adder tertera pada alat ukur

Sumber : Petunjuk Praktikum Sistem Digital dan

Mikroprosesor Catat nilai tersebut
dalam tabel
2.3. VHDL
Menurut Ferry ”VHDL kepanjangan Diagram 3.1. Langkah-langkah percobaan
dari Very High Speed Integrated
Circuit (VHSIC) Hardware Description Language.
VHDL merupakan bahasa resmi untuk 3.1. Percobaan 1A : Mendesain Full Adder
menspesifikasi behavior (watak) Dengan Skematik
dan structure (struktur) dari rangkaian digital
Prosedur percobaan :
digunakan dalam Field Programmable Gate
Array (FPGA) atau Application Specific Integrated 1. Membuat projek baru
Circuit (ASIC), mirip bahasa Pascal namun VHDL mengunakan quartus II
bukan bahasa pemrograman”.
2. Memilih dan menempatkan
2.4. Quartus komponen
Quartus adalah sebuah aplikasi yang 3. Menambahkan hubungan untuk
dapatmengiplementasikan program berupa bahasa membentuk net
seperti VHDL dan Verilog.
4. Pelabelan net
2.5. Modelsim
5. Menetapkan I/O pada FPGA
Modelsim adalah simulator rangkaian
6. Pembuatan netlist untuk simulasi
bawaan Quartus. Modelsim memiliki beberapa
keunggulan diantaranya memiliki lebih banyak 7. Membuat wafeform masukan
fasilitas untuk debugging, software yang 8. Mengimplementasikan design
digunakan pada design digital sesungguhnya
untuk keperluan design IC.

3. METODOLOGI
Bagian ini menjelaskan secara singkat komponen
dan alat yang digunakan selama praktikum.
Alat dan bahan :
Gambar 3 Rangkaian Percobaan 1a
1. Komputer (PC) yang telah terinstall
3.2. Percobaan 1B : Mendesain Full Adder
program Quartus.
Dengan Pendekatan Bahasa VHDL
2. FPGA development board, tipe ALTERA
Prosedur percobaan :
DE1 beserta pelengkapannya yang
meliputi : 1. Membuat projek baru kembali
 Board FPGA tipe DE1 2. Memasukkan desain VHDL
 Catu daya + kabel dan konektor
tambahan
 Kabel downloader USB-Blaster

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 2

 Gambar 4 Kode pogram untuk
Percobaan 1b
3.3. Percobaan 1C : mendesain 4 bit ripple
carry adder dengan VHDL
Prosedur percobaan :
1. Buatlah folder dan project baru Gambar 6 Rangkaian percobaan
dengan nama project dan top level 1D
entity adder4bit
3.5. Percobaan 1E : simulasi sederhana
2. Tambahkan file VHDL pada menggunakan modelsim
project dan tuliskan kode yang ada
Prosedur percobaan :
3. Lakukan simulasi secara
fungsional seperlunya 1. Memulai simulasi dengan
menggunakan modelsim ALTERA
STARTER EDITION 6.4a
2. Menjalankan simulasi dengan
menggunakan modelsim
3.6. Percobaan 1F : membuat testbench
Prosedur percobaan :
1. Buatlah direktori baru pada
direktori yang telah dibuat
sebelumnya. Tambahkan file
testbench dan file DUT
2. Lakukan proses compile file
tersebut
3. Jalankan simulasi dan ambil
gambar
4. Lakukan modifikasi pada stimulus
generator

Gambar 5 Design untuk percobaan 1c

3.4. Percobaan 1D : mendesain 4-bit adder

dengan skematik
Prosedur percobaan :
1. Buatlah projek baru dengan nama
file adder4bit
2. Copy file pendukung bernama
FullAdder.bsf dan FullAdder.bdf
3. Tambahkan file skematik kosong
4. Gunakan blok dan symbol lainnya
untuk membuat rangkaian seperti
pada gambar

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 3

 4. HASIL DAN ANALISIS

Percobaan 1A

Gambar 7 Design Percobaan 1F

3.7. Percobaan 1G : Melakukan proses
tapping sinyal
Prosedur percobaan :
1. Lakukan modifikasi pada file DUT
2. Simpan lalu compile
3. Tambahkan wave pada jendela
simulasi
4. Jalankan simulasi

Gambar 10 Hasil Percobaan 1A

Tabel 4.1 Tabel Kebenaran Percobaan 1A

Gambar 8 Kode untuk percobaan 1G
3.8. Percobaan 1H : Membuat script untuk A B C Cout S
melakukan simulasi
0 0 0 0 0
Prosedur percobaan :
1. Lakukan modifikasi pada file 1 0 0 0 1
bernama sim.do
2. Pada jendela transcipt ketik do 0 1 0 0 1
sim.do
1 1 0 1 0
3. Tambahkan wave
4. Tambahkan scipt untuk modifikasi 0 0 1 0 1

5. Mengetikan kembali do sim.do 1 0 1 1 0

kemudian simulasikan
0 1 1 1 0

1 1 1 1 1

Gambar 9 Kode untuk percobaan Dari Gambar 10 Hasil Percobaan 1A sinyal

1H yang diperoleh kemudian di terjemahkan dalam
bentuk truth table atau tabel kebenaran pada tabel
4.1 Tabel Kebenaran Percobaan 1A. Apabila
dibandingkan dengan tabel kebenaran untuk Full
Adder maka hasil yang didapatkan akan sama
persis. Hal ini membuktikan bahwa logika Full
Adder sederhana untuk S=
Cin(A+B)+Cin(A+B)=A+B+Cin dan Cout = Cin
(A+B)+(AB) benar dan sesuai. Dengan demikian
maka pengerjaan skematik kami sudah benar dan
sesuai.

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 4

 = Cin (A+B)+(AB) benar dan sesuai. Jadi dapat
disimpulkan pula pengerjaan VHDL kami berhasil.

Percobaan 1B

Percobaan 1C

Gambar 12 Hasil Percobaan 1C

Tabel 4.3 Tabel Kebenaran Percobaan 1C

A B Cin Cout S

Gambar 11 Hasil Percobaan 1B 0000 0000 0 0 0000

0000 1111 0 0 1111

Tabel 4.2 Tabel Kebenaran Percobaan 1B
0000 0000 1 0 1000
A B C Cout S
0000 1111 1 1 0000
0 0 0 0 0
1111 0000 0 0 1111
1 0 0 0 1
1111 1111 0 1 0111
0 1 0 0 1
1111 0000 1 1 0000
1 1 0 1 0
1111 1111 1 1 1111
0 0 1 0 1

1 0 1 1 0 Dari Gambar 12 Hasil Percobaan 1C sinyal

yang diperoleh kemudian di terjemahkan dalam
0 1 1 1 0 bentuk truth table atau tabel kebenaran pada tabel
4.3 Tabel Kebenaran Percobaan 1C. Apabila
1 1 1 1 1 dibandingkan dengan tabel kebenaran untuk Full
Adder dengan empat input, maka hasil yang
didapatkan akan sama. Hal ini membuktikan
Dari Gambar 11 Hasil Percobaan 1B sinyal bahwa logika Full Adder sederhana untuk S=
yang diperoleh kemudian di terjemahkan dalam Cin(A+B)+Cin(A+B)=A+B+Cin dan Cout = Cin
bentuk truth table atau tabel kebenaran pada tabel (A+B)+(AB) benar dan sesuai. Selain itu hal ini
4.2 Tabel Kebenaran Percobaan 1B. Apabila menandakan bahwa VHDL (kode) yang digunakan
dibandingkan dengan tabel kebenaran untuk Full sudah tepat.
Adder dan tabel hasil percobaan 1A, maka hasil
yang didapatkan akan sama persis. Hal ini
membuktikan bahwa logika Full Adder sederhana
untuk S= Cin(A+B)+Cin(A+B)=A+B+Cin dan Cout

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 5

Perobaan 1D Percobaan 1E

Gambar 13 Hasil Percobaan 1D Gambar 14 Hasil Percobaan 1E

Tabel 4.3 Tabel Kebenaran Percobaan 1D Tabel 4.4 Tabel Kebenaran Percobaan 1E

A B Cin Cout S A B Cin Cout S

0000 0000 0 0 0000 0000 0000 0 0 0000

0000 1111 0 0 1111 0000 1111 0 0 1111

0000 0000 1 0 1000 0000 0000 1 0 1000

0000 1111 1 1 0000 0000 1111 1 1 0000

1111 0000 0 0 1111 1111 0000 0 0 1111

1111 1111 0 1 0111 1111 1111 0 1 0111

1111 0000 1 1 0000 1111 0000 1 1 0000

1111 1111 1 1 1111 1111 1111 1 1 1111

Dari Gambar 13 Hasil Percobaan 1D sinyal
yang diperoleh kemudian di terjemahkan dalam
bentuk truth table atau tabel kebenaran pada tabel
4.3 Tabel Kebenaran Percobaan 1D. Apabila
dibandingkan dengan tabel kebenaran untuk Full
Adder dengan empat input, maka hasil yang
didapatkan akan sama. Hal ini membuktikan
bahwa logika Full Adder sederhana untuk S=
Cin(A+B)+Cin(A+B)=A+B+Cin dan Cout = Cin
(A+B)+(AB) benar dan sesuai. Hal ini menadakan
bahwa skematik yang kami buat sudah sesuai.
Dari Gambar 14 Hasil Percobaan 1E sinyal
yang diperoleh kemudian di terjemahkan dalam
bentuk truth table atau tabel kebenaran pada tabel
4.3 Tabel Kebenaran Percobaan 1E. Apabila
dibandingkan dengan tabel kebenaran untuk Full
Adder dengan empat input, maka hasil yang
didapatkan akan sama. Hal ini membuktikan
bahwa logika Full Adder sederhana untuk S=
Cin(A+B)+Cin(A+B)=A+B+Cin dan Cout = Cin
(A+B)+(AB) benar dan sesuai
Pada percobaan ini simulasi dijalankan
menggunakan Modelsim. Berbeda dari percobaan
1 A-D maka perbedaan yang ada adalah simulasi
ini memiliki lebih banyak fasilitas untuk
debugging. Sehingga lebih memudahkan untuk
menganalisis apa yang salah jika terjadi eror.

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 6

Percobaan 1F Pada percobaan kali ini simulasi djalankan
dengan memasukkan input satu persatu
menggunakan suatu file VHDL. Hasil yang didapat
pun tidak memiliki perbedaan dengan hasil
simulasi skematik dan VHDL.

Percobaan 1G

Gambar 15 Hasil Percobaan 1F Gambar 16 Hasil Percobaan 1G

Pada percobaan 1G, kami melakukan
tapping sinyal pada sebuah desain untuk
Tabel 4.5 Tabel Kebenaran Percobaan 1F dimunculkan pada waveform simulator. Tapping
signal adalah mengambil nilai sinyal yang
A B Cin Cout S
sebenarnya bukan merupakan output
sistem/rangkaian digital yang sedang diuji.
0000 0000 0 0 0000
Perbedaan yang mendasar pada proses kali ini
adalah kita dapat mengetahui secara detail bagian
0000 1111 0 0 1111
yang salah.
0000 0000 1 0 1000
Percobaan 1H
0000 1111 1 1 0000

1111 0000 0 0 1111

1111 1111 0 1 0111

1111 0000 1 1 0000

1111 1111 1 1 1111

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 7

 Elektro dan Informatika, Institut Teknologi
Bandung, 2019.

Gambar 17 Hasil Percobaan 1H

Pada percobaan kali ini kami dapat

menggunakan script untuk melakukan semua
prosedur simulasi sehingga tidak perlu melakukan
proses yang sama berulang kali tiap ingin
melakukan simulasi. Script adalah file yang berisi
sekumpulan instruksi untuk melakukan sesuatu.

5. KESIMPULAN
1. Logika Full Adder sederhana untuk S=
Cin(A+B)+Cin(A+B)=A+B+Cin dan Cout
= Cin (A+B)+(AB)
2. Ada 3 cara mensimulasikan rangkaian :
skematik, VHDL, testbench.
3. Pada pengerjaan Full Adder
menggunakan skematik, VHDL , dan
testbench menghasilkan hasil yang sama.
4. Modelsim memiliki keunggulan yang
sudah dibahas pada percobaan 1F, 1G dan
1H

DAFTAR PUSTAKA

[1] https://missa.staff.gunadarma.ac.id,
25/09/2019, 23.55
https://ndoware.com/sekilas-tentang-
fpga.html, 26/09/2019, 00.14
[2] John Crowe, Barrie Hayes-Gill,
in Introduction to Digital Electronics, 1998
http://lang8088.blogspot.com/2014/10/rang
kaian-fungsi-half-adder-dan-full.html,
26/09/2019, 04.34
[3] Hutabarat, Mervin T dkk, Petunjuk Praktikum
Sistem Digital dan Mikroprosesor, Sekolah Teknik
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 8