Anda di halaman 1dari 17

Laporan Praktikum

Elektronika Telekomunikasi
Phase Locked Loop

Dosen Pengajar:
Isa Mahfudi, S.S.T

OLEH :

MOCH. ALI WASIL


NIM. 1731130069

PROGRAM STUDI D-III TEKNIK TELEKOMUNIKASI


JURUSAN TEKNIK ELEKTRO
POLITEKNIK NEGERI MALANG
2018
Unit 8

OSILATOR OP-AMPP

8.1. Tujuan

1. Menghubungkan suatu rangakaian phase locked loop (PLL) dan mengamati


pemakaiannya dalam FM demodulator.
2. Menghitung dan membuktikan melalui eksperimen tentang PLL free running
frequency, lock range, dan capture range.

8.2. Alat dan Bahan

1. IC 565 : 1 buah
2. R = 1 kΩ : 3 buah
3. VR = 1 kΩ : 1 buah
4. C1 = 0.1 µF : 4 buah
5. Osiloskop : 1 buah
6. Generator sinyal : 1 buah
7. Multimeter : 1 buah
8. Power supply : 1 buah
9. Modul : 1 buah
10. Kabel penghubung secukupnya

8.3. Teori dasar

Fase terkunci loop, PLL, tidak digunakan dalam peralatan radio awal karena sejumlah
tahap yang berbeda diperlukan. Namun dengan munculnya sirkuit terintegrasi frekuensi
radio, gagasan fase loop terkunci, PLLs, menjadi layak. Awalnya frekuensi PLL yang relatif
rendah menjadi tersedia, tetapi karena teknologi RF IC meningkat, maka frekuensi di mana
PLL akan beroperasi naik, dan versi frekuensi tinggi menjadi tersedia. Fase terkunci loop
digunakan dalam berbagai macam aplikasi dalam teknologi frekuensi radio. PLL dapat
digunakan sebagai demodulator FM dan mereka juga membentuk basis synthesizer frekuensi
tidak langsung. Selain ini mereka dapat digunakan untuk sejumlah aplikasi termasuk
regenerasi sinyal cincang seperti sinyal warna meledak pada sinyal televisi warna analog,
untuk jenis filter frekuensi variabel dan sejumlah aplikasi spesialis lainnya.
1. Konsep Phase Locked Loop
Pengoperasian Phase Locked Loop, PLL, didasarkan sekitar gagasan
membandingkan fase dua sinyal. Informasi tentang kesalahan dalam fase atau
perbedaan fase antara dua sinyal ini kemudian digunakan untuk mengontrol frekuensi
loop. Untuk memahami lebih lanjut tentang konsep fase dan perbedaan fasa, pertama
visualisasikan sinyal frekuensi radio dalam bentuk plot xy yang sudah dikenal dari
gelombang sinus. Seiring berjalannya waktu, amplitudo berosilasi di atas dan di
bawah garis, mengulangi sendiri setelah setiap siklus. Plot linear juga dapat
direpresentasikan dalam bentuk lingkaran. Awal siklus dapat direpresentasikan
sebagai titik tertentu pada lingkaran dan seiring berjalannya waktu titik pada bentuk
gelombang bergerak di sekitar lingkaran. Dengan demikian siklus lengkap setara
dengan 360 ° atau 2π radian. Posisi seketika pada lingkaran mewakili fase pada
momen yang diberikan relatif ke awal siklus.

Gambar 8.1 Fase kenaikan pada sinyal

Untuk melihat konsep perbedaan fasa, ambil contoh dua sinyal. Meskipun
kedua sinyal memiliki frekuensi yang sama, puncak dan palung tidak terjadi di tempat
yang sama. Ada yang dikatakan sebagai perbedaan fase antara dua sinyal. Perbedaan
fase ini diukur sebagai sudut di antara keduanya. Dapat dilihat bahwa itu adalah sudut
antara titik yang sama pada dua bentuk gelombang. Dalam hal ini titik nol
persimpangan telah diambil, tetapi setiap titik akan cukup dengan ketentuan bahwa itu
sama pada keduanya.
Gambar 8.2 Fase perbedaan antara sinyal

Ketika ada dua sinyal memiliki frekuensi yang berbeda ditemukan bahwa
perbedaan fase antara dua sinyal selalu bervariasi. Alasannya adalah bahwa waktu
untuk setiap siklus berbeda dan karenanya mereka bergerak mengelilingi lingkaran
dengan laju yang berbeda. Dapat disimpulkan dari ini bahwa definisi dua sinyal
memiliki frekuensi yang sama persis adalah bahwa perbedaan fase di antara mereka
adalah konstan. Mungkin ada perbedaan fase antara dua sinyal. Ini hanya berarti
bahwa mereka tidak mencapai titik yang sama pada bentuk gelombang pada saat yang
bersamaan. Jika perbedaan fasa ditetapkan, berarti ada yang tertinggal atau memimpin
sinyal lain dengan jumlah yang sama, yaitu frekwensi yang sama.

2. Dasar Phase Locked Loop


Sebuah phase locked loop, PLL, pada dasarnya adalah bentuk loop servo. Meskipun
PLL melakukan tindakannya pada sinyal frekuensi radio, semua kriteria dasar untuk
stabilitas loop dan parameter lainnya adalah sama.
Dasar phase locked loop, PLL, terdiri dari tiga elemen dasar :
o Fase komparator / detektor: Sesuai namanya, blok rangkaian ini dalam PLL
membandingkan fase dua sinyal dan menghasilkan tegangan sesuai dengan
perbedaan fase antara dua sinyal.
o Filter lingkaran
o Voltage controlled oscillator (VCO): Oscillator yang dikontrol tegangan adalah
blok sirkuit yang menghasilkan sinyal frekuensi radio output. Frekuensinya dapat
dikontrol dan diayunkan di atas pita frekuensi operasional untuk loop.
3. Operasi Phase Locked Loop
Konsep dasar pengoperasian PLL relatif sederhana, meskipun analisis matematis dan
banyak elemen operasinya dapat menjadi lebih rumit. Phase Locked Loop dasar
terhubung seperti yang ditunjukkan pada diagram di bawah ini. Sinyal referensi dan
sinyal dari osilator yang dikontrol tegangan terhubung ke detektor fase. Output dari
detektor fase dilewatkan melalui filter loop dan kemudian diterapkan pada osilator
yang dikontrol tegangan.

Gambar 8.3 Diagram dasar fase terkunci terkunci


Voltage Controlled Oscillator, VCO, dalam PLL menghasilkan sinyal yang
memasuki detektor fase. Di sini fase sinyal dari VCO dan sinyal referensi yang masuk
dibandingkan dan perbedaan yang dihasilkan atau tegangan kesalahan dihasilkan. Ini
sesuai dengan perbedaan fase antara dua sinyal. Sinyal kesalahan dari detektor fase
melewati low pass filter yang mengatur banyak properti dari loop dan menghilangkan
elemen-elemen frekuensi tinggi pada sinyal. Setelah melalui filter, sinyal kesalahan
diterapkan ke terminal kontrol VCO sebagai tegangan penyetelannya. Perasaan setiap
perubahan dalam tegangan ini sedemikian rupa sehingga mencoba untuk mengurangi
perbedaan fasa dan karenanya frekuensi antara dua sinyal. Awalnya loop akan keluar
dari kunci, dan tegangan kesalahan akan menarik frekuensi VCO ke arah referensi,
sampai tidak dapat mengurangi kesalahan lebih lanjut dan loop terkunci.

Ketika PLL, fase terkunci loop, adalah kunci tegangan kesalahan steady state
diproduksi. Dengan menggunakan amplifier antara detektor fase dan VCO, kesalahan
sebenarnya antara sinyal dapat dikurangi ke tingkat yang sangat kecil. Namun
beberapa tegangan harus selalu hadir di terminal kontrol VCO karena ini adalah apa
yang menempatkan ke frekuensi yang benar. Kenyataan bahwa tegangan kesalahan
stabil hadir berarti bahwa perbedaan fase antara sinyal referensi dan VCO tidak
berubah. Karena fase antara dua sinyal ini tidak berubah berarti kedua sinyal berada
pada frekuensi yang sama persis. Tahap terkunci loop, PLL, adalah salah satu blok
bangunan paling serbaguna dalam elektronik frekuensi radio saat ini. Sementara itu
tidak banyak digunakan selama bertahun-tahun, munculnya IC berarti bahwa Phase
locked loop dan chip synthesizer menjadi tersedia secara luas. Ini membuat mereka
murah untuk digunakan dan keuntungan mereka bisa dieksploitasi secara penuh.
4. Phase Locked Loop Bekerja
Diagram blok terdiri dari detektor fase yang bertindak sebagai komparator fase,
penguat, dan filter lolos rendah dengan kombinasi resistor (3,6 kilo ohm) dan
kapasitor C2. Output dari amplifier diumpankan kembali ke VCO. Pin berbeda yang
mewakili IC juga ditampilkan dalam diagram blok. Pin 1 dan 10 adalah pin pasokan
positif dan negatif. Pin 2 dan 3 adalah input ke detektor fase. Sinyal input diberi
makan melalui pin ini dalam mode diferensial. Pin 4 adalah output VCO dan pin 5
adalah input VCO pembanding fase. Jika kedua pin ini korsleting, output dari VCO
dipasok kembali ke komparator fase. Output dari komparator fase diberikan kepada
amplifier. Amplifier memiliki dua output yang masuk ke pin eksternal sebagai output
demodulator (pin 7) dan output referensi (pin 6). Sirkuit LPF dibentuk dengan
menghubungkan kapasitor C2 antara pin 7 dan 10 dengan resistor dengan nilai 3,6
kilo ohm. Nilai C2 harus cukup besar untuk menghilangkan variasi dalam demodulasi
output dan menstabilkan frekuensi VCO.

Pin 8 dan 9 digunakan untuk menghubungkan resistor eksternal (R1) dan


kapasitor eksternal (C1). Nilai-nilai R1 dan C1 membantu menyesuaikan frekuensi
berjalan bebas (fr) dari PLL. Meskipun nilai C1 dapat berupa apa saja, nilai resistor
R1 harus memiliki nilai antara 2 hingga 20 kilo ohm. Semua faktor ini dapat
digunakan untuk menentukan frekuensi pusat PLL.

o Frekuensi menjalankan bebas PLL diberikan sebagai fr = (1.2) / (4R1C1)


Hertz
o Kisaran kunci PLL diberikan sebagai fLock = (+/-) {(8fr) / V} Hertz
o Rentang penangkapan PLL diberikan sebagai fc = (fLock / [2 * 10 ^ 3 * C2]) ^
1/2
o Kisaran kunci biasanya meningkat dengan peningkatan tegangan input tetapi
jatuh dengan peningkatan tegangan suplai.

Mari kita anggap frekuensi berjalan bebas menjadi fr. Biarkan fr menjadi
frekuensi di mana Voltage Controlled Oscillator (VCO) berjalan tanpa sinyal input.
Biarkan sinyal input fi yang meningkat dari nol diterapkan ke komparator fase.
Grafik antara tegangan kesalahan dan frekuensi masukan ditunjukkan di bawah ini. Dapat
dilihat bahwa ketika frekuensi input lebih kecil dari fi1, tegangan kesalahan Ver
dikurangi menjadi nol. Saat ini VCO akan beroperasi pada frekuensi berjalan bebas, fr.
Ketika frekuensi input, fi meningkat dan mencapai fi1, tegangan kesalahan melompat dari
nol ke tegangan negatif. Nilai ini akan sama dengan perbedaan antara frekuensi input dan
frekuensi keluaran VCO aktual (fi - fo). Tegangan kesalahan yang dihasilkan ini
kemudian diproses dengan memfilter, menguatkan, dan menerapkan tegangan yang
diperkuat Vd ke terminal kontrol VCO.

Frekuensi sesaat VCO menurun karena jatuh untuk nilai negatif Vd dan
meningkat untuk nilai positif Vrf. Pada beberapa waktu, frekuensi VCO yang menurun
sama dengan fin1 (tepi bawah jangkauan pengambilan), kemudian mengunci hasil, dan
frekuensi sinyal output dari. VCO mungkin sama dengan frekuensi sinyal input (yaitu, fo
= fi). Kunci frekuensi VCO dengan frekuensi sinyal input hingga fi2 (ujung atas rentang
kunci). Jika frekuensi sinyal input melebihi fi2 maka tegangan kesalahan Vg akan jatuh
ke nol dan VCO akan beroperasi pada frekuensi fr yang berjalan bebas, seperti yang
diilustrasikan dalam gambar. Jika frekuensi sinyal input sekarang perlahan-lahan disapu
ke belakang dan mencapai nilai fd1 maka loop (frekuensi VCO) mengunci dengan
frekuensi sinyal input, menyebabkan lonjakan positif dari tegangan kesalahan Ver. Jadi
frekuensi output VCO meningkat dari fr terus menerus hingga fo menjadi sama dengan fi.
Frekuensi VCO untuk mengunci dengan frekuensi sinyal input fi upto fd2 (tepi bawah
kisaran kunci) seperti yang ditunjukkan pada gambar dengan garis putus-putus. Sekarang
jika frekuensi sinyal input turun di bawah fd2.

8.4. Gambar Rangkaian


Gambar 8.4 Modul Rangkaian Phase Locked Loop

8.5. Prosedur dan Hasil Percobaan

1. Percobaan Tabel Pertama


o Buatlah Rangkaian seperti pada gambar 8.4.
o Putar R potensio ke kiri (maksimum).
o Hubungkan output positif dari power supply meggunakan kabel banana to banana
ke input modul +9 lalu output negatif power supply ke kaki nomer 4 ic dan com
ke ground.

Gambar 8.5 Power Suply


o Dengan menggunakan osiloskop ukur frekuensi dan catat titik locked loop seperti
gambar di 8.6.

Gambar 8.6 Rangkaian Phase Locked Loop


o Lakukan lankah di atas saat R potensio minimum.
berikut saya tampilkan hasil percobaan dalam :
Tabel 8.1

Kondisi R F hitung F ukur Bentuk Gelombang


potensio

Maksimum 1500 Hz 1351 Hz

Minimum 3000 Hz 2860 Hz

2. Percobaan Tabel 2
o Buatlah Rangkaian seperti pada gambar 8.4.
o Putar R potensio ke kiri (maksimum).
o Hubungkan output positif dari power supply meggunakan kabel banana to banana
ke input modul +9 lalu output negatif power supply ke kaki nomer 4 ic dan com
ke ground.
Gambar 8.7 Power Suply
o Dengan Menggunakan generator fungsi hubungkan ouput generator ke titik Vi
dengan menggunakan kabel BNC to banana lalu atur generator fungsi dengan F =
5 kHz dan Vpp 1V, seperti gambar 8.6.

Gambar 8.8 Modul rangkaian Phase locked loop


o Dengan menggunakan osiloskop ukur frekuensi,vpp dan vout lalu hitung Ap
(dB).
o Ulangi langkah diatas mrnggunakan R potensio minimum.
Tabel 8.2

Potensio F input F output Ap dB

F = 5 kHz F = 2,6 kHz


Maksimum 12,9
Vpp = 1 V Vpp = 4,4 V

F = 5 kHz F = 1,6 kHz


Minimum 12,9
Vpp = 1 V Vpp = 4,4 V

3. Percobaan Tabel 3
o Buatlah Rangkaian seperti pada gambar 8.4.
o Putar R potensio ke kiri (maksimum).
o Hubungkan output positif dari power supply meggunakan kabel banana to banana
ke input modul +9 lalu output negatif power supply ke kaki nomer 4 ic dan com
ke ground.

Gambar 8.9 Power Suply


o Dengan Menggunakan generator fungsi hubungkan ouput generator ke titik Vi
dengan menggunakan kabel BNC to banana lalu atur generator fungsi dengan F =
5 kHz dan Vpp 1V, seperti gambar 8.6.

Gambar 8.10 Modul rangkaian Phase locked loop


o Dengan menggunakan osiloskop ukur frekuensi,vpp dan vout lalu hitung Ap
(dB).
o Dengan Mengunakan Multimeter ukur nilai Vdc pada pin nomer 7.
o Ulangi langkah diatas dengan frekuensi yang seperti pada table 8.3.
F input Vdc (V) Vpp (V) F output Gain (dB)

10 KHz 3,41 4,4 2,681 kHz 10,65


9 KHz 3,32 4,4 2,941 kHz 10,42

8 KHz 3,45 4,4 2,665 kHz 10,75

7 KHz 3,42 4,4 2,695 kHz 10,69

6 KHz 3,42 4,4 2,64 kHz 10,68

5 KHz 3,41 4,4 2,763 kHz 10,65

4 KHz 3,38 4,4 3,049 kHz 10,57

3 KHz 3,33 4,4 3,622 kHz 10,44

2 KHz 3,78 4,4 2 kHz 10,31

1 KHz 3,33 4,4 3,123 kHz 10,44

500 Hz 3,41 4,4 2,5 kHz 10,65

8.6. Analisa dan Pembahasan

1. Perhitungan tabel 1
1,2 1,2 1200
F min = = =
4𝑥𝑅𝑥𝐶 4 𝑥 1 𝑥 103 𝑥 0,1 𝑥 10−6 0,4
= 3 kHz
1,2 1,2 1200
F maks = = =
4𝑥𝑅𝑥𝐶 4 𝑥 2 𝑥 103 𝑥 0,1 𝑥 10−6 0,8
= 1,5 kHz

2. Perhitungan tabel 2
𝑉𝑜𝑢𝑡 4,4
o Ap dB (saat F maks) = 20 log = 20 log = 12,9 dB
𝑉 𝑖𝑛 1
4,4
o Ap dB (saat F min) = 20 log = 12,9 dB
1
3. Perhitungan tabel 3
1 1
o Fc = = = 5 kHz
2𝜋 𝑅𝐶 4 𝑥3,14 𝑥 1 𝑥 103 𝑥 0,1 𝑥 10−6
o 20 log 3,41 = 10,65
o 20 log 3,32 = 10,42
o 20 log 3,45 = 10,75
o 20 log 3,42 = 10,68
o 20 log 3,42 = 10,68
o 20 log 3,41 = 10,65
o 20 log 3,38 = 10,57
o 20 log 3,33 = 10,44
o 20 log 3,68 = 11,31
o 20 log 3,33 = 10,44
o 20 log 3,41 = 10,65

8.7. Kesimpulan

1. Operasional loop fase-terkunci, yang merupakan sistem berbasis umpan balik


negatif yang dapat menghasilkan sinyal periodik yang mengunci ke dan
melacak frekuensi sinyal input.
2. Niali Voc cendeng konstan karena tidak ada proses osilasi pada rangkaian
semakin tinggi nilai Voc maka nilai gain akan di dapat yang tertinggi dan nilai
frekuensi terendah.

8.8. Lampiran

Tabel 8.4

F input Hasil

10 KHz
9 KHz

8 KHz

7 KHz

6 KHz
5 KHz

4 KHz

3 KHz

2 KHz
1 KHz

500 Hz
8.9 Daftar Pustaka
https://www.radio-electronics.com/info/rf-technology-design/pll-synthesizers/phase-locked-loop-
detector.php