Pendahuluan

Rangk. Digital
Kombinasional bi i l Sekuensial S k i l
Sinkron Asinkron

• Kombinasional : output tergantung pada input p g gp p • Sekuensial : output tergantung pada input dan kondisi sekarang (Present State) dari elemen memori
Elektronika Digital 2 1

Flip-flop menyimpa n informasi biner

Elektronika Digital 2

2

Rangk. Sekuensial
• Sinkron
– Sinkronisasi eksternal dari pulsa clock – ”clocked sequential circuit circuit” – Elemen memori menggunakan Flip-flop gg p p (divais penyimpan biner)

• Asinkron
– Tidak ada sinkronisasi eksternal untuk perubahan state. – Elemen memori berupa divais penunda waktu (time delay device)

Elektronika Digital 2

3

state

Elektronika Digital 2

4

SR Latch

Elektronika Digital 2

5

• Bersama dengan “0” pada input Reset. Reset=0. (Q’=0). Elektronika Digital 2 6 . (Q=1). Q’=0). B NOR b Bawah d h dengan input 0 1 membuat Q’=0 i t 0-1. Atas = 1. membuat output NOR bag. •NOR bag. • Saat Set=0. flip-flop tetap mengingat kondisi SET (Q=1. dan Q=1 dari kondisi sebelumnya . b t Q’ 0 •NOR bag.Kondisi Set 1 0 1 0 • “1” pada Set. • Saat “1” dihilangkan dari input Set. dan diumpankan ke NOR bagian atas. menjaga Q=1 • Flip-flop tetap SET setelah input Set kembali ke “0”. Atas dengan input 0-0. membuat output NOR bagian bawah = 0.

dan diumpankan ke NOR bagian atas. (Q=0). (Q’=1). Elektronika Digital 2 7 . membuat output NOR bag. g p p • Saat Reset=“1”. Bawah = 1.Kondisi Reset 1 0 0 1 • SR Latch dalam kondisi reset dengan memberi input Set=“0” dan input Reset=“1”. • Bersama dengan “0” pada input Set. output NOR bagian atas = 0. • Latch berpindah ke kondisi RESET RESET.

NAND Gate SR Latch •Beroperasi terbalik dengan NOR gate SR Latch Elektronika Digital 2 8 .

output l t h tidak berubah (kondisi hold) S l C 0 (l ) t t latch tid k b b h (k di i h ld) •Saat C=1 (high). latch beroperasi normal (tergantung kombinasi S dan R) Elektronika Digital 2 9 .SR Latch dengan input kontrol •Selama C=0 (low).

D Latch •Dibuat dari SR latch dengan penambahan inverter pada input R •Untuk menghindari kondisi input S=R=1 •Input S dan R merupakan komplemen masing-masing masing masing •Output Q akan mengikuti D jika C high •Q tetap menjaga data/kondisi saat transisi input C dari high ke low Elektronika Digital 2 10 .

Simbol SR dan D Latch •Latch disimbolkan dengan blok persegi dengan input pada sebelah kiri dan output sebelah kanan •Satu output untuk output normal dan output lain untuk output komplemen •Untuk NAND gate latch. ditambahkan bubble pada input. mengindikasikan setting dan reseting terjadi pada logika 0 Elektronika Digital 2 11 .

(edge triggered) Elektronika Digital 2 12 .Flip Flop Flip-Flop • St t dari latch atau flip-flop berpindah karena State d i l t h t fli fl b i d h k perubahan input kontrol • Perubahan input kontrol ini disebut trigger p p p • State/output dari latch selalu merespon kondisi input selama pulsa clock pada level “1” (level triggered) flip-flop • State/output dari flip flop merespon kondisi input saat transisi pulsa clock dari 0 ke 1 atau dari 1 ke 0.

Respon terhadap clock dari Latch dan Flip-Flop Elektronika Digital 2 13 .

Edge triggered D Flip-flop •Latch pertama sebagai master dan latch kedua sebagai slave. •Tiap perubahan pada D akan mengubah output Y. master disable. •Saat CLK kembali ke 0. •Saat CLK=0. tetapi tidak mempengaruhi output Q. sedangkan slave disable karena input C=0. Pada saat yang sama slave enable dan Y ditransfer ke Q. data dari D ditransfer ke Y. •Saat CLK berubah ke level 1. •Output Q hanya berpindah state saat transisi clock dari 1 ke 0 Elektronika Digital 2 14 . Rangkaian •Rangkaian mengambil input D dan mengubah output Q hanya pada negative edge dari CLK. latch master disable karena CLK=0. latch slave enable dan output Q=Y. output inverter=1.

Edge triggered D Flip-flop dengan 3 buah SR latch Elektronika Digital 2 15 .

•Indikator dinamis menunjukkan respon flip-flop terhadap edge transition pulsa clock. •Tanda bubble pada segitiga menunjukkan jenis trigger negative edge Elektronika Digital 2 16 .Simbol Edge triggered D Flip-flop •Sama dengan simbol D latch. kecuali tambahan tanda segitiga didepan karakter C yang menunjukkan input dinamis.

flip-flop meng-komplemen outputnya Elektronika Digital 2 17 .JK Flip-flop •JK flip-flop disusun dari D flip-flop dan gate eksternal •Input J membuat flip-flop set ke 1 flip flop •Input K membuat flip-flop reset ke 0 •Jika kedua input enable.

D = Q + Q = 1 . saat transisi clock masuk. output set ke 1.JK Flip-flop • Persamaan rangkaian yang masuk ke D : D = J Q + KQ • Jika J=1. D=Q . output tidak berubah (hold) b b h (h ld) Elektronika Digital 2 18 . k l • Jika J=K=0. D=0 . • Jika J=K=1. saat transisi clock. flipflop fl mengkomplemen output. output reset ke 0. • Jika J=0. K=0. saat transisi clock. saat transisi clock. K=1. D = Q .

D = Q. D = T ⊕ Q = T Q + TQ Elektronika Digital 2 19 . output tidak berubah (hold).T Flip-flop •Dari JK flip-flop yang kedua inputnya dijadikan satu. saat transisi clock. saat transisi clock. •Dapat dibuat dari D flip-flop dan gate XOR. D=Q. •Jika T=0 (J=K=0). output berubah komplemennya. output tidak berubah (hold) •T=1. flip-flop mengkomplemen outputnya. pers input : •T=0. •Jika T=1 (J=K=1).

Tabel Karakteristik Flip-Flop •Menggambarkan operasi flip-flop dalam bentuk tabel. •Next state Q(t+1) sebagai fungsi present state Q(t) Elektronika Digital 2 20 .

Persamaan Karakteristik • Karakteristik flip-flop jug bisa d y e s p op juga b s dinyatakan d dalam bentuk persamaan : D − FF : JK − FF : T − FF : Q(t +1) = D Q(t +1) = J Q + KQ Q(t +1) = T ⊕Q = TQ +TQ Elektronika Digital 2 21 .

Elektronika Digital 2 22 .

Rangkaian Sekuensial dengan D Flip-flop Elektronika Digital 2 23 .

input D B = A(t ) x (t ) A(t + 1) = A(t ) x(t ) + B(t ) x(t ) A(t + 1) = Ax + Bx B (t + 1) = A(t ) x(t ) B (t + 1) = Ax y (t ) = ( A(t ) + B (t ) )x(t ) y = ( A + B )x Elektronika Digital 2 24 .Keterangan: • Utk D FF: input D mewakili next state dari FF Pers. Pers input D A = A(t ) x (t ) + B (t ) x (t ) Pers.

Tabel State A(t + 1) = Ax + Bx B (t + 1) = Ax y = ( A + B )x Elektronika Digital 2 25 .

Two-dimensional State Table for the Circuit in Fig. 5-15 Elektronika Digital 2 26 .

State Diagram Elektronika Digital 2 27 .

Rangkaian Sekuensial dengan D Flip-flop Elektronika Digital 2 28 .

Elektronika Digital 2 29 . Karakteristik FF • Isi nilai Next State dari persamaan state • Dari kombinasi JK. dapat diketahui nilai next state (NS).Analisa rangk. • Substitusi pers. • Dari kombinasi JK. • Isi nilai biner dalam tabel eksitasi untuk tiap persamaan input FF (J dan K) K). Sequential dng JK dan T Flip-Flop Lewat tabel • Cari persamaan input FF/eksitasi sbg fungsi Present State (PS) dan input input. dapat diketahui nilai next state (NS). Lewat persamaan • Cari persamaan input FF/eksitasi sbg fungsi Present State (PS) dan input. Input ke pers.

Rangkaian Sekuensial dengan JK Flip-flop Elektronika Digital 2 30 .

Elektronika Digital 2 31 .

Elektronika Digital 2 32 .

karakteristik FF JK − FF : T − FF : Q(t + 1) = J Q + KQ Q(t + 1) = T ⊕ Q = T Q + T Q • Isi nilai Next State dari persamaan Elektronika Digital 2 33 . JK (NS) • Atau substitusi pers. K B = A ⊕ x = A x + Ax • Isikan nilai biner dalam tabel eksitasi untuk tiap persamaan input FF (JA.KA dan JB. KA = Bx J B = x . dapat diketahui nilai next state (NS). • Dari kombinasi JK.KB).Persamaan JK FF pada gambar 5-18 J A = B . input ke pers.

B Elektronika Digital 2 34 .Rangkaian Sekuensial dengan T Flip-flop y = A.

Penyelesaian T FF pada gambar 5-20 • Pers. Input : TA = Bx . Next state : A(t + 1) = Bx A + (Bx )A A(t + 1) = AB + A x + ABx B (t + 1) = B ⊕ x = B x + Bx • Isi nilai Next State pada tabel dari persamaan ( ) Elektronika Digital 2 35 . y = AB • Pers. TB = x .

5-18 Utk rangk gb. 5-20 • Mealy : • Output sebagai fungsi Present state dan input • Moore : • Output sebagai fungsi Present state 36 Elektronika Digital 2 .Model Sequential Circuit Utk rangk gb.

Elektronika Digital 2 37 .

Elektronika Digital 2 38 .Penyederhanaan State • Penyederhanaan state = penyederhanaan rangkaian – Mengurangi jumlah state dalam tabel state dengan g tidak mengubah input dan output eksternal. sehingga perlu tambahan rangkaian kombinasi. • Meng rangi state dapat Mengurangi mengurangi jumlah FF. dan mungkin menimbulkan efek yang tidak bisa diprediksi.

S. salah satu dapat dihilangkan 39 .Penyederhanaan State P. jika utk setiap set input memberikan output yang sama dan membuat rangkaian menuju state yang sama Jika dua state ekivalen. Next State output x=0 x=1 x=0 x=1 a a b 0 0 b c d 0 0 c a d 0 0 d e f 0 1 e a f 0 1 f g f 0 1 g a f 0 1 Elektronika Digital 2 • • • Dua state adalah ekivalen. maka salah satu dapat dihilangkan tanpa mengubah hubungan input-output input output State e dan g ekivalen.

salah satu ki l l h dapat dihilangkan Elektronika Digital 2 40 .Penyederhanaan State P.S. Next State output x=0 x=1 x=0 x=1 a a b 0 0 b c d 0 0 c a d 0 0 d e f 0 1 e a f 0 1 f e f 0 1 • State d dan f ekivalen.

S. P S Next State output x=0 x=1 x=0 x=1 a a b 0 0 b c d 0 0 c a d 0 0 d e d 0 1 e a d 0 1 Elektronika Digital 2 41 .State sederhana P.

Cari pers. 5. Buat binary code state table.Sintesa rangkaian sekuensial (prosedur desain) 1. 5 Pilih jenis flip-flop yang dipakai flip flop 6. k i Elektronika Digital 2 42 . Gambar 7 G b rangkaian. 1 Cari state diagram rangkaian dari deskripsi dan spesifikasi rangkaian. Input dan pers. 2. 4. Output FF 7. 3. one-hot) graycode one-hot). Menerapkan nilai biner dalam state (biner. graycode. 2 Kurangi jumlah state jika diperlukan diperlukan.

Desain rangkaian sequence detector : mendeteksi adanya tiga urutan kondisi “1” yang masuk d ti t k di i k Present State A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 input x 0 1 0 1 0 1 0 1 Next State A 0 0 0 1 0 1 0 1 B 0 1 0 0 0 1 0 1 output Y 0 0 0 0 0 0 1 1 Elektronika Digital 2 43 .

7 ) y ( A . x ) = ∑ (6 . B .• Dari tabel. 7 ) B ( t + 1 ) = D ( A . x ) = Elektronika Digital 2 44 . 5 . Input FF (karena menggunakan D FF) : ∑ (3 . 5 . 7 ) A ( t + 1) = D (A . x ) = ∑ (1 . NS dari pers. cari pers. B . B .

Gambar rangkaian Sequence detector Elektronika Digital 2 45 .

Tabel Eksitasi Flip-Flop Elektronika Digital 2 46 .

sekuensial dng JK dan T FF • utk JK & T flip-flop perlu dilihat hubungan antara flip flop tabel state dan tabel eksitasi 0 Contoh dng JK FF : 1 1 00 1 01 0 11 1 10 0 0 Elektronika Digital 2 47 .Desain rangk.

Tabel State untuk JK FF Elektronika Digital 2 48 .

Persamaan Input dari Karnaugh Map Elektronika Digital 2 49 .

Gambar Rangkaian dengan JK FF Elektronika Digital 2 50 .

sekuensial dng T FF Desain rangkaian counter menggunakan T FF dengan urutan hitung 0-1-2-3-4-5-6-7-0-12-3-… 2-3- Elektronika Digital 2 51 .Desain rangk.

Tabel State Present State A2 0 0 0 0 1 1 1 1 A1 0 0 1 1 0 0 1 1 A0 0 1 0 1 0 1 0 1 A2 0 0 0 1 1 1 1 0 Next State A1 0 1 1 0 0 1 1 0 A0 1 0 1 0 1 0 1 0 TA2 0 0 0 1 0 0 0 1 FF input TA1 0 1 0 1 0 1 0 1 TA0 1 1 1 1 1 1 1 1 Elektronika Digital 2 52 .

Rangkaian 3-bit counter dengan T FF Elektronika Digital 2 53 .

Elektronika Digital 2 54 .

Elektronika Digital 2 55 .

Elektronika Digital 2 56 .

Elektronika Digital 2 57 .

Sign up to vote on this title
UsefulNot useful