Anda di halaman 1dari 57

Pendahuluan

Rangk. Digital
Kombinasional
bi i l S k
Sekuensial
i l
Sinkron Asinkron

• Kombinasional : output tergantung pada input


p tergantung
• Sekuensial : output g g pada
p input
p dan
kondisi sekarang (Present State) dari elemen
memori
Elektronika Digital 2 1
Flip-flop
menyimpa
n
informasi
biner

Elektronika Digital 2 2
Rangk. Sekuensial

• Sinkron • Asinkron
– Sinkronisasi eksternal – Tidak ada sinkronisasi
dari pulsa clock eksternal untuk
– ”clocked sequential perubahan state.
circuit”
circuit – Elemen memori berupa
– Elemen memori divais penunda waktu
menggunakan
gg Flip-flop
p p (time delay device)
(divais penyimpan
biner)

Elektronika Digital 2 3
state

Elektronika Digital 2 4
SR Latch

Elektronika Digital 2 5
Kondisi Set

1
0

1
0

• “1” pada Set, membuat output NOR bagian bawah = 0, (Q’=0), dan diumpankan ke
NOR bagian atas.
• Bersama dengan “0” pada input Reset, membuat output NOR bag. Atas = 1, (Q=1).
• Saat “1” dihilangkan dari input Set, flip-flop tetap mengingat kondisi SET (Q=1, Q’=0).
• Saat Set=0, Reset=0, dan Q=1 dari kondisi sebelumnya ;
•NOR
NOR bag.
b B
Bawahhddengan input
i t00-1;
1 membuat
b t Q’=0
Q’ 0
•NOR bag. Atas dengan input 0-0; menjaga Q=1
• Flip-flop tetap SET setelah input Set kembali ke “0”.

Elektronika Digital 2 6
Kondisi Reset

0
1

0
1

• SR Latch dalam kondisi reset dengan


g memberi inputp Set=“0” dan input
p Reset=“1”.
• Saat Reset=“1”, output NOR bagian atas = 0, (Q=0), dan diumpankan ke NOR bagian
atas.
• Bersama dengan “0” pada input Set, membuat output NOR bag. Bawah = 1, (Q’=1).
• Latch berpindah ke kondisi RESET.
RESET

Elektronika Digital 2 7
NAND Gate SR Latch

•Beroperasi terbalik dengan NOR gate SR Latch

Elektronika Digital 2 8
SR Latch dengan input kontrol

•Selama
S l C=0
C 0 (low),
(l ) output
t t llatch
t h tidak
tid k berubah
b b h (kondisi
(k di i hold)
h ld)
•Saat C=1 (high), latch beroperasi normal (tergantung kombinasi S dan R)

Elektronika Digital 2 9
D Latch

•Dibuat dari SR latch dengan penambahan inverter pada input R


•Untuk menghindari kondisi input S=R=1
•Input S dan R merupakan komplemen masing-masing
masing masing
•Output Q akan mengikuti D jika C high
•Q tetap menjaga data/kondisi saat transisi input C dari high ke low

Elektronika Digital 2 10
Simbol SR dan D Latch

•Latch disimbolkan dengan blok persegi dengan input pada sebelah kiri dan output sebelah
kanan
•Satu output untuk output normal dan output lain untuk output komplemen
•Untuk NAND gate latch, ditambahkan bubble pada input, mengindikasikan setting dan
reseting terjadi pada logika 0

Elektronika Digital 2 11
Flip Flop
Flip-Flop
• St
State
t dari
d i latch
l t h atau
t flip-flop
fli fl berpindah
b i d h karena
k
perubahan input kontrol
• Perubahan input kontrol ini disebut trigger
p dari latch selalu merespon
• State/output p kondisi input p
selama pulsa clock pada level “1” (level triggered)
• State/output dari flip
flip-flop
flop merespon kondisi input saat
transisi pulsa clock dari 0 ke 1 atau dari 1 ke 0. (edge
triggered)

Elektronika Digital 2 12
Respon terhadap clock dari Latch dan Flip-Flop

Elektronika Digital 2 13
Edge triggered
D Flip-flop

•Latch pertama sebagai master dan latch kedua sebagai slave.


Rangkaian mengambil input D dan mengubah output Q hanya pada negative edge dari
•Rangkaian
CLK.
•Saat CLK=0, output inverter=1, latch slave enable dan output Q=Y, latch master disable
karena CLK=0.
•Saat CLK berubah ke level 1, data dari D ditransfer ke Y, sedangkan slave disable karena
input C=0.
•Tiap perubahan pada D akan mengubah output Y, tetapi tidak mempengaruhi output Q.
•Saat CLK kembali ke 0, master disable. Pada saat yang sama slave enable dan Y
ditransfer ke Q.
•Output Q hanya berpindah state saat transisi clock dari 1 ke 0

Elektronika Digital 2 14
Edge triggered D Flip-flop dengan 3 buah SR latch

Elektronika Digital 2 15
Simbol Edge triggered D Flip-flop

•Sama dengan simbol D latch, kecuali tambahan tanda segitiga didepan


karakter C yang menunjukkan input dinamis.
•Indikator dinamis menunjukkan respon flip-flop terhadap edge transition
pulsa clock.
•Tanda bubble pada segitiga menunjukkan jenis trigger negative edge

Elektronika Digital 2 16
JK Flip-flop

•JK flip-flop disusun dari D flip-flop dan gate eksternal


•Input J membuat flip-flop
flip flop set ke 1
•Input K membuat flip-flop reset ke 0
•Jika kedua input enable, flip-flop meng-komplemen outputnya

Elektronika Digital 2 17
JK Flip-flop

• Persamaan rangkaian yang masuk ke D :


D = J Q + KQ
• Jika J=1, K=0; D = Q + Q = 1 ; saat transisi clock
masuk, output set ke 1.
• Jika J=0, K=1; D=0 ; saat transisi clock, output reset
ke 0.
• Jika J=K=1; D = Q ; saat transisi clock, flip-
fl mengkomplemen
flop k l output.
• Jika J=K=0; D=Q ; saat transisi clock, output tidak
b b h (h
berubah (hold)
ld)

Elektronika Digital 2 18
T Flip-flop

•Dari JK flip-flop yang kedua inputnya dijadikan satu.


•Jika T=0 (J=K=0), saat transisi clock, output tidak berubah (hold).
•Jika T=1 (J=K=1), saat transisi clock, flip-flop mengkomplemen outputnya.
•Dapat dibuat dari D flip-flop dan gate XOR, pers input :
D = T ⊕ Q = T Q + TQ
•T=0, D=Q; output tidak berubah (hold)
•T=1, D = Q; output berubah komplemennya.

Elektronika Digital 2 19
Tabel Karakteristik Flip-Flop

•Menggambarkan operasi flip-flop dalam bentuk tabel.


•Next state Q(t+1) sebagai fungsi present state Q(t)

Elektronika Digital 2 20
Persamaan Karakteristik
• Karakteristik
e s flip-flop
p op jug
juga bisa
b s ddinyatakan
y ddalam
bentuk persamaan :

D − FF : Q(t +1) = D
JK − FF : Q(t +1) = J Q + KQ
T − FF : Q(t +1) = T ⊕Q = TQ +TQ

Elektronika Digital 2 21
Elektronika Digital 2 22
Rangkaian Sekuensial dengan D Flip-flop

Elektronika Digital 2 23
Keterangan:
• Utk D FF: input D mewakili next state dari FF
Pers input D A = A(t ) x (t ) + B (t ) x (t )
Pers.
Pers. input D B = A(t ) x (t )

A(t + 1) = A(t ) x(t ) + B(t ) x(t )


A(t + 1) = Ax + Bx
B (t + 1) = A(t ) x(t )
B (t + 1) = Ax
y (t ) = ( A(t ) + B (t ) )x(t )
y = ( A + B )x
Elektronika Digital 2 24
Tabel State

A(t + 1) = Ax + Bx
B (t + 1) = Ax
y = ( A + B )x Elektronika Digital 2 25
Two-dimensional State Table for the Circuit in Fig. 5-15

Elektronika Digital 2 26
State Diagram

Elektronika Digital 2 27
Rangkaian Sekuensial dengan D Flip-flop

Elektronika Digital 2 28
Analisa rangk. Sequential dng JK dan T Flip-Flop
Lewat tabel
• Cari persamaan input FF/eksitasi sbg fungsi Present State
(PS) dan input
input.
• Isi nilai biner dalam tabel eksitasi untuk tiap persamaan
input FF (J dan K)K).
• Dari kombinasi JK, dapat diketahui nilai next state (NS).
Lewat persamaan

• Cari persamaan input FF/eksitasi sbg fungsi Present State


(PS) dan input.
• Substitusi pers. Input ke pers. Karakteristik FF
• Isi nilai Next State dari persamaan state
• Dari kombinasi JK, dapat diketahui nilai next state (NS).

Elektronika Digital 2 29
Rangkaian Sekuensial dengan JK Flip-flop

Elektronika Digital 2 30
Elektronika Digital 2 31
Elektronika Digital 2 32
Persamaan JK FF pada gambar 5-18

J A = B , KA = Bx
J B = x , K B = A ⊕ x = A x + Ax
• Isikan nilai biner dalam tabel eksitasi untuk tiap persamaan
input FF (JA,KA dan JB,KB).
• Dari kombinasi JK,
JK dapat diketahui nilai next state (NS).
(NS)
• Atau substitusi pers. input ke pers. karakteristik FF

JK − FF : Q(t + 1) = J Q + KQ
T − FF : Q(t + 1) = T ⊕ Q = T Q + T Q
• Isi nilai Next State dari persamaan

Elektronika Digital 2 33
Rangkaian Sekuensial dengan T Flip-flop

y = A.B

Elektronika Digital 2 34
Penyelesaian T FF pada gambar 5-20

• Pers. Input :
TA = Bx , TB = x , y = AB
• Pers. Next state :

( )
A(t + 1) = Bx A + (Bx )A
A(t + 1) = AB + A x + ABx
B (t + 1) = B ⊕ x = B x + Bx

• Isi nilai Next State pada tabel dari persamaan

Elektronika Digital 2 35
Model Sequential Circuit

Utk rangk gb. 5-18 Utk rangk gb. 5-20

• Mealy : • Moore :
• Output sebagai fungsi • Output sebagai fungsi
Present state dan input Present state
Elektronika Digital 2 36
Elektronika Digital 2 37
Penyederhanaan State

• Penyederhanaan state =
penyederhanaan rangkaian
– Mengurangi jumlah state
dalam tabel state dengan
g
tidak mengubah input dan
output eksternal.
• Meng
Mengurangi
rangi state dapat
mengurangi jumlah FF,
dan mungkin
menimbulkan efek yang
tidak bisa diprediksi,
sehingga perlu tambahan
rangkaian kombinasi.

Elektronika Digital 2 38
Penyederhanaan State

• Dua state adalah ekivalen,


P.S. Next State output jika utk setiap set input
x=0 x=1 x=0 x=1 memberikan output yang
sama dan membuat
a a b 0 0 rangkaian menuju state
yang sama
b c d 0 0 • Jika dua state ekivalen,
c a d 0 0 maka salah satu dapat
dihilangkan tanpa
d e f 0 1 mengubah hubungan
input output
input-output
e a f 0 1
• State e dan g ekivalen,
f g f 0 1 salah satu dapat
dihilangkan
g a f 0 1

Elektronika Digital 2 39
Penyederhanaan State

P.S. Next State output


x=0 x=1 x=0 x=1
a a b 0 0 • State d dan f
ekivalen,
ki l salah l h satu
b c d 0 0 dapat dihilangkan
c a d 0 0
d e f 0 1
e a f 0 1
f e f 0 1

Elektronika Digital 2 40
State sederhana

P S Next State
P.S. output
x=0 x=1 x=0 x=1
a a b 0 0
b c d 0 0
c a d 0 0
d e d 0 1
e a d 0 1

Elektronika Digital 2 41
Sintesa rangkaian sekuensial (prosedur desain)

1 Cari state diagram rangkaian dari deskripsi dan


1.
spesifikasi rangkaian.
2 Kurangi jumlah state jika diperlukan
2. diperlukan.
3. Menerapkan nilai biner dalam state (biner,
graycode one-hot).
graycode, one-hot)
4. Buat binary code state table.
5 Pilih jenis flip-flop
5. flip flop yang dipakai
6. Cari pers. Input dan pers. Output FF
7 Gambar
7. G b rangkaian.k i

Elektronika Digital 2 42
Desain rangkaian sequence detector : mendeteksi
adanya
d tiga
ti urutan
t kondisi
k di i “1” yang masukk

Present State input Next State output


A B x A B Y
0 0 0 0 0 0
0 0 1 0 1 0
0 1 0 0 0 0
0 1 1 1 0 0
1 0 0 0 0 0
1 0 1 1 1 0
1 1 0 0 0 1
1 1 1 1 1 1

Elektronika Digital 2 43
• Dari tabel, cari pers. NS dari pers. Input FF (karena
menggunakan D FF) :

A ( t + 1) = D (A , B , x ) = ∑ (3 , 5 , 7 )
B ( t + 1 ) = D ( A , B , x ) = ∑ (1 , 5 , 7 )
y ( A , B , x ) = ∑ (6 , 7 )

Elektronika Digital 2 44
Gambar rangkaian
Sequence detector

Elektronika Digital 2 45
Tabel Eksitasi Flip-Flop

Elektronika Digital 2 46
Desain rangk. sekuensial dng JK dan T FF

• utk JK & T flip-flop


flip flop perlu dilihat hubungan antara
tabel state dan tabel eksitasi
0
Contoh dng JK FF : 1

1
00 01

1 0

11 10
1

0
0

Elektronika Digital 2 47
Tabel State untuk JK FF

Elektronika Digital 2 48
Persamaan Input dari Karnaugh Map

Elektronika Digital 2 49
Gambar Rangkaian dengan JK FF

Elektronika Digital 2 50
Desain rangk. sekuensial dng T FF

Desain rangkaian
counter
menggunakan T FF
dengan urutan hitung
0-1-2-3-4-5-6-7-0-1-
2-3-…
2-3-

Elektronika Digital 2 51
Tabel State

Present State Next State FF input


A2 A1 A0 A2 A1 A0 TA2 TA1 TA0
0 0 0 0 0 1 0 0 1
0 0 1 0 1 0 0 1 1
0 1 0 0 1 1 0 0 1
0 1 1 1 0 0 1 1 1
1 0 0 1 0 1 0 0 1
1 0 1 1 1 0 0 1 1
1 1 0 1 1 1 0 0 1
1 1 1 0 0 0 1 1 1

Elektronika Digital 2 52
Rangkaian 3-bit counter dengan T FF

Elektronika Digital 2 53
Elektronika Digital 2 54
Elektronika Digital 2 55
Elektronika Digital 2 56
Elektronika Digital 2 57

Beri Nilai