Flip-flop adalah rangkaian digital yang digunakan untuk menyimpan satu bit data

secara semi permanen sampai ada suatu perintah untuk menghapus atau
mengganti isi dari bit yang tersimpan tersebut. Prinsip dasar dari flip-flop adalah
suatu komponen elektronika dasar seperti transistor, resistor dan dioda yang di
rangkai menjadi suatu gerbang logika yang dapat bekerja secara sekuensialFlip-
flop adalah rangkaian digital yang digunakan untuk menyimpan satu bit data
secara semi permanen sampai ada suatu perintah untuk menghapus atau
mengganti isi dari bit yang tersimpan tersebut. Prinsip dasar dari flip-flop adalah
suatu komponen elektronika dasar seperti transistor, resistor dan dioda yang di
rangkai menjadi suatu gerbang logika yang dapat bekerja secara sekuensial

Flip-flop dapat dibagi menjadi jenis yang telah menemukan diterapkan umum di
kedua asinkron dan sistem sekuensial clock : RS ("set-reset"), D ("data" atau
"menunda" [6] ), T ("toggle" ), dan tipe JK

Kenapa namanya JK flip flop

JK flip-flop merupakan penyempurnaan dari flip-flop SR. JK berarti Jack Kilby, alat
Texas insinyur yang menciptakan IC. JK adalah perangkat lima-masukan. Masukan
J(set) dan K(reset) untuk data. Masukan CLK adalah untuk jam, dan PS dan masukan
CLR adalah input preset dan jelas, masing-masing. Output Q dan Q adalah output
komplementer normal

Gambar rangkaian
 (A) Logika diagram

(B) simbol Grafis

(C) Transisi tabel

Gambar 6. Clock JK flip-flop

Flip-Flop JK
FF JK mempunyai masukan "J" dan "K". FF ini "dipicu" oleh suatu pinggiran pulsa
clock positif atau negatif. FF JK merupakan rangkaian dasar untuk menyusun sebuah
pencacah. FF JK dibangun dari rangkaian dasar FF-SR dengan menambahkan dua
gerbang AND pada masukan R dan S serta dilengkapi dengan rangkaian diferensiator
pembentuk denyut pulsa clock seperti yang ditunjukkan pada gambar 5.8.

gambar ada di pdf DIG05

Pada FF JK ini, masukan J dan K disebut masukan pengendali karena kedua masukan
ini yang menentukan keadaan yang harus dipilih oleh FF pada saat pulsa clock tiba
(dapat pinggiran positif atau negatif, tergantung kepada jenis FFnya). FF ini berbeda
dengan FF-D karena pada FF-JK masukan clock adalah masukan yang dicacah, dan
masukan J serta K adalah masukan yang mengendalikan FF itu. Cara kerja dari FF-JK
adalah sebagai berikut :
1. Pada saat J dan K keduanya rendah, gerbang AND tidak memberikan tanggapan
sehingga keluaran Q tetap bertahan pada keadaan terakhirnya.
2. Pada saat J rendah dan K tinggi, maka FF akan diseret hingga diperoleh keluaran
Q = 0 (kecuali jika FF memang sudah dalam keadaan reset atau Q memang sudah
pada keadaan rendah).
3. Pada saat J tinggi dan K rendah, maka masukan ini akan mengeset FF hingga
diperoleh keluaran Q = 1 (kecuali jika FF memang sudah dalam keadaan set atau
Q sudah dalam keadaan tinggi).
4. Pada saat J dak K kedua-duanya tinggi, maka FF berada dalam keadaan "toggle",
artinya keluaran Q akan berpindah pada keadaan lawan jika pinggiran pulsa
clocknya tiba

Flip-flop JK
Flip-flop JK yang diberi nama berdasarkan nama masukannya, yaitu J dan
K. Flip-flop ini mengatasi kelemahan flip-flop RS, yang tidak mengizinkan pemberian
masukan R=S= 1, dengan meng-AND-kan masukan dari luar dengan
keluaran seperti dilakukan pada flip-flop T. Rangkaiannya ditunjukkan pada

Gambar 6.7. ada di pdf tke_113_handout

Dengan susunan ini, maka masukan J dan K berfungsi tepat sama dengan
masukan S dan R pada flip-flop RS, kecuali untuk J=K=1. Kalau pada flip-flop
RS masukan R=S=1 terlarang, maka pada flip-flop JK, masukan J=K=1 akan
membuat flip-flop JK berfungsi seperti flip-flop T.
Dari tabel keadaan-berikut yang ditunjukkan pada Gambar 6.7, dapat
diperoleh bahwa persamaan keadaan-berikut, disebut juga persamaan
karakteristik daripada flip-flop JK, yaitu:

Q+ = Q K+ Q J

Seperti dapat dilihat dari persamaan ini, keadaan flip-flop akan berubah untuk
setiap perubahan masukan J dan K. Ini berarti bahwa flip-flop JK ini bekerja
tak serempak. Untuk memperoleh flip-flop JK yang dapat bekerja serempak
dengan rangkaian lain perlu ditambahkan kelengkapan untuk penabuhan (clocking).
Ini dapat dilakukan dengan meng-AND-kan pulsa CP (clock Pulse) dengan
masukan K dan J seperti yang ditunjukkan pada Gambar 6.8. Perlu dicatat bahwa
untuk flip-flop yang peka terhadap perubahan pulsa negatif, pada masukan CP

diberikan lingkaran kecil seperti pada NOR dan NAND.

Gambar d pdf tke_113

.
D flip-flop adalah flip-flop yang paling umum digunakan saat ini. Hal ini lebih dikenal sebagai
flip-flop tunda (sebagai perusahaan output Q terlihat seperti penundaan masukan D) atau data
latch.

Output Q mengambil keadaan masukan D pada saat tepi positif pada pin jam (atau tepi negatif
jika masukan clock adalah aktif rendah). [7] Hal ini disebut flip-flop D untuk alasan ini, karena
output mengambil nilai masukan D atau input data, dan Keterlambatan itu dengan satu siklus
clock. Flip-flop D dapat diartikan sebagai sel memori primitif, orde nol terus , atau delay line .
Setiap kali pulsa clock, nilai Q selanjutnya adalah D dan sebelumnya Q sebaliknya.

(A) Logika diagram dengan gerbang NAND

(B) simbol Grafis

(C) Transisi tabel

Flip-Flop Data
Pada FF-SR ada nilai-nilai masukan yang terlarang. Untuk menghindari adanya nilai
terlarang tersebut, disusun suatu jenis FF lain yang dinamakan FF Data. Rangkaian ini
dapat diperoleh dengan menambahkan satu gerbang NOT pada masukan FF terlonceng

sebagai berikut:

gambar ada di pdf DIG05

Dari gambar 5.7 tersebut terlihat bahwa untuk sinyal clock yang rendah, keluaran Q
akan tetap "terkunci" atau "tergerendel" pada nilai terakhirnya. Dalam hal ini dapat
dikatakan bahwa pada saat kondisi clock rendah, sinyal masukan D tidak
mempengaruhi keluaran Q. Sedangkan untuk sinyal clock yang tinggi, maka akan

diperoleh keluaran sesuai dengan data D yang masuk saat itu.

Nama flip-flop ini berasal dari Delay. Flip-flop ini mempunyai hanya satu
masukan, yaitu D. Jenis flip-flop ini sangat banyak dipakai sebagai sel memori
dalam komputer. Pada umumnya flip-flop ini dilengkapi masukan penabuh seperti
ditunjukkan pada Gambar 6.10. Keluaran flip-flop D akan mengikuti
apapun keadaan D pada saat penabuh aktif, yaitu: Q+ = D. Perubahan itu terjadi
hanya apabila sinyal penabuh dibuat berlogika 1 (CP=1) dan tentunya akan
terjadi sesudah selang waktu tertentu, yaitu selama tundaan waktu pada flip-flop
itu. Bila masukan D berubah selagi CP = 0, maka Q tidak akan terpengaruh.
Keadaan Q selama CP= 0 adalah keadaan masukan D tepat sebelum CP berubah
menjadi 0. Dikatakan keadaan keluaran Q dipalang (latched) pada keadaan D

saat perubahan CP dari aktif ke tak-aktif.

Gambar di pdf tk_113

Dapat dilihat bahwa sebenarnya flip-flop D berfungsi seperti apa yang dilakukan
oleh flip-flop JK bila masukan masukan K dihubungkan dengan komplemen

masukan J.