AMPLIFICADOR OPERACIONAL CASCODO PLEGADO

EN TECNOLOGÍA CNM25

Romero, Eduardo (1); Peretti, Gabriela (1); Marqués, Carlos (2)

(1) Grupo de Investigación y Servicios en Electrónica y Control - Facultad Regional Villa María
Universidad Tecnológica Nacional
Av. Universidad 450 - CP 5900 – Villa María – Córdoba – Argentina
email: stecnica@frvm.utn.edu.ar

(2) Grupo de Desarrollo Electrónico e Instrumental-Facultad de Matemática, Astronomía y Física

Universidad Nacional de Córdoba
Medina Allende y Haya de Torre - CP 5000 Ciudad Universitaria – Córdoba – Argentina
email: marques@famaf.unc.edu.ar

INTRODUCCIÓN

Los amplificadores operacionales cascodo plegado se caracterizan por poseer una alta impedancia de salida,
mientras que los demás nodos del circuito presentan resistencias asociadas bajas, de valores del orden de la in-
versa de la transconductancia de un MOS. Esto permite obtener anchos de banda elevados y minimizar los pro-
blemas de estabilidad del amplificador al no ser necesarias, en general, más de una etapa para obtener una ga-
nancia razonable. Adicionalmente la compensación se logra con la capacidad de carga, lo cual hace a estos ope-
racionales particularmente útiles cuando se deben manejar cargas puramente capacitivas1.

Se presenta en este trabajo el diseño y simulación de un amplificador operacional cascodo plegado en la tecnolo-
gía CNM25, para futuras aplicaciones en circuitos de capacidades conmutadas.

Los resultados de simulación arrojan una ganancia diferencial de 81 dB y un producto ganancia ancho de banda
(GBW) de 8.89 MHz para una carga capacitiva típica de 10pF.

DESCRIPCIÓN DEL CIRCUITO

Se trata de una estructura cascodo plegado (fig. 1) en la cual se utiliza un espejo de corriente de gran excursión
para efectuar la conversión a salida simple.

Si bien el espejo de Wilson y el cascodo convencional han sido ampliamente utilizados como carga en amplifi-
cadores cascodo plegados2, los mismos presentan el problema de una reducida excursión de salida. Una de las
alternativas utilizadas para incrementar dicha excursión es el empleo de espejos cascodo de gran excursión
(WSM)3.

En este trabajo se implementa un WSM con los transistores M6 a M9. M6 y M8 generan la tensión compuerta-
surtidor para M6 comportándose como un único transistor conectado como diodo1. Adicionalmente, la inclusión
de M8 permite ecualizar las tensiones drenador-surtidor de todos los transistores del espejo, minimizando los
errores debidos a la modulación por largo de canal4.

Las condiciones de polarización del par diferencial (M1 y M2) surgen como un compromiso entre la transcon-
ductancia necesaria para obtener la ganancia deseada y las dimensiones máximas tolerables.
 VDD

M3 Vbias1 M6 M7

+
M1 M2
Vin Vbias4
- M8 M9

Vout
CL

M4 M5
Vbias3
Vbias2 M10 M11

VSS

Fig. 1: Amplificador cascodo plegado

En el presente diseño se adopta un largo de canal (L) igual al doble de la longitud mínima admisible por las
reglas de diseño de la tecnología utilizada (3µm). Asimismo el ancho de canal (W) se mantiene por debajo de
900µm.

La fuente de corriente del par diferencial de entrada (M3) se polariza de acuerdo a consideraciones de minimiza-
ción de fluctuaciones estadísticas de la corriente. Idéntico criterio se sigue para los transistores M4 y M5.

Las tensiones efectivas compuerta-surtidor (Vef) de los transistores del WSM (M6 a M9) se determinan por
condiciones de maximización de la excursión de salida.

M10 y M11 se polarizan a valores bajos de Vef con el objeto de maximizar el efecto del cascodo sobre la impe-
dancia de salida.

Las condiciones de polarización de todos los transistores del circuito y las relaciones de aspecto (W/L) se pre-
sentan en la tabla 1.

µm/µ
Transistores W/L (µ µm) Veff=Vgs-Vt (V) Corriente (µ
µA)

M1 y M2 853.25/6 0.25 80

M3 426.75/6 0.50 160

M4 y M5 147.75/6 0.50 160

M6 a M9 853.25/6 0.25 80

M10 y M11 295.50/6 0.25 80

 Tabla 1: Polarización y relaciones de aspecto de los transistores del circuito. Alimentación ±2.5 voltios.

RESULTADOS

Los resultados de simulación se obtienen de las configuraciones circuitales usualmente utilizadas para caracteri-
zación de amplificadores operacionales5. Se utilizan los modelos Spice provistos por el CNM.

Las simulaciones muestran que la salida del amplificador puede excursionar sobre un rango de 4,34 voltios (fig.
2). Debe mencionarse que este rango se obtiene a expensas de la tensión de offset de salida del operacional, la
que alcanza valores cercanos al voltio. Sin embargo, el offset de entrada se encuentra en valores razonables en
virtud de la ganancia del amplificador.

Esta última característica se obtiene mediante simulación Montecarlo utilizando las desviaciones estadísticas del
proceso provistas por el CNM. Se obtiene un valor medio (Voff) de 268µV, con una desviación estándar (σ) de
2.7mvoltios (fig. 3).

La ganancia diferencial se evalúa bajo diferentes condiciones de carga (fig. 4). Se obtiene una ganancia en conti-
nua de 81dB con productos GBW de 21.68 MHz, 8.89 MHz y 1.74 MHz para cargas de 3pF, 10pF y 50pF res-
pectivamente. Bajo las condiciones de carga evaluadas el amplificador es estable con márgenes de fase de 46, 72
y 86.5 grados.

La Relación de Rechazo de Modo Común en función de la frecuencia se muestra en la fig. 5. El valor de la mis-
ma para frecuencias bajas es 121dB.

La velocidad de crecimiento y el tiempo de establecimiento para un error del 1% se obtienen configurando el

amplificador como seguidor de tensión con los mismos valores de cargas capacitivas utilizadas para la determi-
nación de la ganancia diferencial. Los resultados de simulación se muestran en la fig.6. Los valores obtenidos se
resumen en la tabla 2.

Carga (pF) Velocidad de crecimiento (V/µseg.) Tiempo de establecimiento (µseg.)

3 19.7 0.088

10 10 0.058

50 1.9 0.385

Tabla 2: Valores de velocidad de crecimiento y tiempo de establecimiento .

CONCLUSIONES

La utilización de un espejo de corriente de gran excursión permite obtener una ganancia adecuada sin penalizar
la excursión de salida. Sin embargo debe mencionarse que el mismo se dimensiona para maximizar la excursión,
en desmedro de las características de tensión de offset de salida. En general, y siempre que se utilice la estructura
presentada en este trabajo se deberá arribar a una solución de compromiso entre ambas características.

Los resultados de simulación muestran que el amplificador obtenido puede ser utilizado en aplicaciones de capa-
cidades conmutadas.
REFERENCIAS
1
Johns, D and Martín, K. Analog Integrated Circuit Design. John Wiley & Sons. 1997.
2
Gregorian, R and Temes, G. Analog MOS Integrated Circuits for Signal Processing. John Wiley & Sons. 1986.
3
Allen, P and Holberg, D. CMOS Analog Circuit Design 2nd Edition. 1999.
4
Gray, P. and Meyer, R. Análisis y Diseño de Circuitos Integrados Analógicos. 3era. Edición. Prentice Hall.
1995.
5
Allen, P. and Holberg, D. CMOS Analog Circuit Design. Oxford University Press. 1987
 3.0V
(-221.960m,2.2117)

0V

(224.280m,-2.1287)

-3.0V
-400mV -200mV 0V 200mV 400mV
V(Vout)
Vin

Fig. 2: Excursión de salida

 30
P
e
r
c
e
n
t
20
o
f

S
a
m
p
l 10
e
s

0
-12m -10m 0 10m 12m
Max(V(Vo))

Fig. 3: Tensión de offset de entrada. Voff =268 µvoltios , σ=2.7 mvoltios

100
(1.74M,15.53m);50pF (21.68M,79.64m);3pF

(8.89M,-414.98m);10pF
(217.27,81.12)

(1.7458M,-93.500)
(8.8920M,-108.161)
(21.677M,-134.110)
-100

-152
117Hz 1.0KHz 10KHz 100KHz 1.0MHz 10MHz 100MHz
Magnitud_Vout Fase_Vout
Frequency

Fig. 4: Ganancia diferencial, módulo y fase

120

(276.058,121.424)

80

40
100Hz 1.0KHz 10KHz 100KHz 1.0MHz 10MHz 100MHz
DB(V(noinv)/V(M9:d))
Frequency

Fig. 5: Relación de Rechazo de Modo Común

600mV

3pF

10pF
400mV
50pF

200mV

0V
4.9us 5.0us 5.2us 5.4us 5.6us
V(Vo)
Time

Fig. 6: Velocidad de crecimiento