Full PDF

DEMODULATOR QPSK
(QUADRATURE PHASE SHIFT KEYING)
TUGAS AKHIR
Diajukan Untuk Memenuhi Salah Satu Syarat
Memperoleh Gelar Sarjana Teknik pada
Program Studi Teknik Elektro
Fakultas Sains dan Teknologi
Disusun Oleh:
Yohana Febrianti Sumardi
NIM : 035114017
PROGRAM STUDI TEKNIK ELEKTRO

JURUSAN TEKNIK ELEKTRO
FAKULTAS SAINS DAN TEKNOLOGI
UNIVERSITAS SANATA DHARMA
YOGYAKARTA
2008
i
QPSK DEMODULATOR
FINAL PROJECT
Presented as Partial Fulfillment of the Requirements

To Obtain the Sarjana Teknik Degree
In Electrical Engineering Study Program
By:
Student Number : 035114017
ELECTRICAL ENGINEERING STUDY PROGRAM

SCIENCE AND TECHNOLOGY FACULTY
SANATA DHARMA UNIVERSITY
YOGYAKARTA
2008
ii
iii
HALAMAN PENGESAHAN
TUGAS AKHIR
DEMODULATOR QPSK
(QUADRATURE PHASED SHIFT KEYING)
Disusun Oleh :
YOHANA FEBRIANTI SUMARDI
NIM : 035114017
Telah dipertahankan di depan Panitia Penguji

Pada tanggal : 8 Maret 2008
dan dinyatakan memenuhi syarat
Susunan Panitia Penguji
Nama Lengkap Tanda Tangan
Ketua : Martanto, S.T., M.T. ...................................
Sekretaris : Damar Widjaja, S.T., M.T. ...................................
Anggota : A. Bayu Primawan, S.T., M.Eng. ...................................
Anggota : Pius Yozy Merucahyo, S.T., M.T. ...................................
Yogyakarta, ....................................
Fakultas Sains dan Teknologi
Universitas Sanata Dharma
Dekan
Ir. Greg. Heliarko, S.J., S.S.,B.S.T., M.A., M. Sc.
iv
LEMBAR PERNYATAAN KEASLIAN KARYA
Saya menyatakan dengan sesungguhnya bahwa yang saya tulis ini tidak memuat
karya atau bagian karya orang lain, kecuali yang telah disebutkan dalam kutipan
dan daftar pustaka, sebagaimana layaknya karya ilmiah.
Yogyakarta, 22 Februari 2008
Penulis
v
Percayalah kepada TUHAN dengan segenap hatimu,
dan janganlah bersandar kepada pengertianmu sendiri
(Amsal 3:5)
Orang yang tidak mau mendengarkan kritik

Tidak akan pernah belajar darinya
Ketika seorang sahabat melukai kita,

kita harus menulisnya di atas pasir agar angin maaf datang
dan menghapus tulisan itu.
Dan bila sesuatu yang luar biasa baik terjadi, kita harus
memahatnya di atas batu hati kita, agar takkan pernah
bisa hilang tertiup angin.
vi
Tugas akhir ini kupersembahkan untuk:
Tuhan Yesus atas kasih-Nya
Kedua orang tuaku tercinta (Bpk.Sumardi
& Ibu Ninik Sri Lestari)
Kakaku tersayang (Danang Indra Sumardi)
yang selalu memberikan cinta, doa,
dorongan dan nasehat.
vii
DEMODULATOR QPSK
INTISARI
QPSK merupakan salah satu teknik modulasi yang dapat digunakan untuk
IDR dan VSAT pada komunikasi satelit, modem ISDN, serta telepon seluler.
Demodulasi QPSK merupakan proses mengkodekan kembali sinyal analog yang
memiliki empat keadaan fasa yang berbeda menjadi dua bit data digital pada
masing-masing keadaannya. Keunggulan QPSK adalah efisiensi bandwidth dan
lebih tahan terhadap interferensi yang disebabkan oleh perubahan amplitudo.
Dengan banyaknya manfaat QPSK, maka perlu dibuat suatu modul sebagai alat
bantu belajar.
Demodulator QPSK ini terdiri dari BPF untuk menyaring frekuensi
tertentu yang berasal dari modulator QPSK, Carrier Recovery untuk
menghasilkan sinyal pembawa, Product Detector untuk mengalikan sinyal
termodulasi dan sinyal pembawa, LPF, Komparator, Bit-timing recovery untuk
mengasilkan clock, dan register PISO untuk mengubah data paralel menjadi data
serial.
Demodulator QPSK yang dibuat dapat mengkodekan kembali sinyal
informasi dari modulator QPSK jika mengunakan sinyal pembawa dari modulator.
Tetapi tidak demikian jika digunakan sinyal pembawa dari Carrier Recovery.
Kata kunci : demodulator QPSK, modulasi fasa.
viii
QPSK DEMODULATOR
ABSTRACT
QPSK is one of the modulation technique that is used for IDR and VSAT
in satellite communication, ISDN modem, and cell phone. QPSK demodulation is
an encoding process of analog signal that have four different phase resulting two
bit digital data on each phase. The benefit of QPSK is bandwidth efficiency and
more robust from interference signal that is caused by amplitude changing. With
the benefit of the QPSK modulation, so a practicum module is important to be
made.
QPSK demodulator that has been made consist of BPF to filter a certain
frequency from QPSK modulator, Carrier Recovery to produce carrier signal,
Product Detector to multiply between modulated signal and carrier signal, LPF,
Comparator, Bit-timing recovery to produce clock signal for PISO register, and
PISO register to change parallel data to serial data.
QPSK demodulator that has been made can encode the information signal
from QPSK modulator if use carrier signal from modulator. But if use carrier
signal from Carrier Recovery, demodulator QPSK cannot encode the information
signal.
Key word: QPSK demodulator, phase modulation.
ix
x
KATA PENGANTAR
Puji dan syukur penulis panjatkan ke Hadirat Tuhan Yang Maha Esa yang
telah melimpahkan rahmat dan karunia-Nya sehingga penulis dapat
menyelesaikan Tugas Akhir yang berjudul. “Demodulatror QPSK ”. Tugas
Akhir ini disusun sebagai salah satu syarat untuk memperoleh gelar Sarjana
Teknik. Dalam penyusunannya, banyak pihak yang telah membantu memberikan
dukungan dan dorongan pada penulis, oleh karena itu, penulis ingin mengucapkan
terima kasih kepada :
1. Bapak Damar Widjaja, ST., MT., yang telah bersedia meluangkan
waktu untuk membimbing penulis.
2. Bapak Martanto, ST.,MT., yang telah bersedia meluangkan waktu dan
kesabaran dalam membimbing. Terima kasih pula untuk seluruh
dosen-dosenku di Fakultas Teknik atas segala ilmu yang berguna
3. Papa, Mama, Yang Ti, Mbah putri di Kartasura, serta kakakku
Danang. Terima kasih atas segalanya. Thanx for you’re love…
4. Untuk Tante Yekti, Om Budi, Titin, terima kasih atas tumpangan
hidupnya selama di Yogya.
5. Untuk Ntong, terima kasih atas kebersamaan kita, susah ,senang, dan
belajar untuk hidup sabar.
6. Sahabat-sahabatku Inggit Suminggit, Amoh alias Gigih , Cik Mer,
Kiwil alias Suryo menggolo, Kokop alias Jakop, Gendut alias Alex,
Angga, Jeffry, Win, Cecep, Adit, terima kasih atas segala kebersamaan
kita yang selalu penuh dengan canda tawa.
7. Teman-teman di Purwokerto Mekar, Pitha, Ethink, Vevi, Veni, Novi,
dan Yaya, terima kasih support-nya I love you all.
xi
8. Untuk mas Sur, mas Mardi, mas Broto, terima kasih atas segala
bantuannya di Laboratorium dan kesabarannya.
9. Semua teman-teman Teknik Elektro angkatan 2003 mari kita berkarya
bersama.
10. Teman-teman di PMK Apostolos, mari kita bertumbuh bersama.
Penulis menyadari bahwa laporan Tugas Akhir ini masih jauh dari sempurna,
oleh karena itu penulis sangat mengharapkan saran dan kritik yang membangun
dari Pembaca agar dalam proses penulisan di kemudian hari dapat semakin
baik. Semoga Tugas Akhir ini dapat bermanfaat secara luas, baik bagi penulis
maupun bagi semua pihak yang membacanya.
Yogyakarta, Februari 2008
Penulis
xii
Daftar Isi
Halaman Judul................................................................................................. i
Lembar Pengesahan Pembimbing .................................................................. iii
Lembar Pengesahan Tugas Akhir................................................................... iv
Lembar Pernyataan keaslian karya.................................................................. v
Motto............................................................................................................... vi
Halaman Persembahan.................................................................................... vii
Intisari.............................................................................................................. viii
Abstract........................................................................................................... ix
Kata Pengantar................................................................................................ x
Daftar Isi ........................................................................................................ xii
Daftar Gambar ................................................................................................ xvi
Daftar Tabel .................................................................................................. xx
Daftar Lampiran ............................................................................................ xxi
BAB I. Pendahuluan ....................................................................................... 1
1.1. Latar Belakang .................................................................................. 1
1.2. Batasan Masalah ................................................................................ 2
1.3. Tujuan Penelitian ............................................................................... 2
1.4. Manfaat Penelitian ............................................................................. 2
1.5. Metoda Penelitian .............................................................................. 2
1.6. Sistematika Penulisan ..................................................................... 3
xiii
BAB II. Dasar Teori ....................................................................................... 4
2.1. Modulasi............................................................................................. 4
2.2. Modulasi Digital ................................................................................ 5
2.2.1. Amplitude Shift Keying (ASK) ................................................. 5
2.2.2. Frequency Shift Keying (FSK) ................................................ 6
2.2.3 Phase Shift Keying (PSK) ........................................................ 6
2.3. Phase Shift Keying (PSK) ................................................................. 7
2.4. Quadrature Phase Shift Keying (QPSK) .......................................... 8
2.5. Demodulator QPSK ........................................................................... 11
2.6. Komponen Pendukung ............ ......................................................... 13
2.6.1 Band Pass Filter (BPF) ............................................................ 13
2.6.2 Carrier recovery ...................................................................... 17
2.6.3 Penggeser Fasa ..................................................................... 21
2.6.4 Product Detector .................................................................. 24
2.6.5 Low Pass Filter .................................................................... 25
2.6.6 Komparator (Pembanding) ................................................... 26
2.6.7 Bit-Timing Recovery ................................................................ 27
2.6.7.1 Tunda waktu (delay) .................................................... 28
2.6.7.2 Gerbang XOR ............................................................ 30
2.6.8 Masukan Paralel Keluaran Serial ............................................. 31
BAB III. Perancangan ................................................................................. 35
3.1. Cara kerja dan Blok Diagram Demodulator QPSK .................... ..... 35
3.2. Perancangan Perangkat Keras ........................................................... 36
xiv
3.2.1. Band Pass Filter ................................................................... 36
3.2.2. Carrier Recovery ................................................................... 39
3.2.3. Penggeser Fasa.... ..................................................................... 41
3.2.4 Product Detector ..................................................................... 43
3.2.5 Low Pass Filter ..................................................................... 45
3.2.6 Komparator ................................................................................ 47
3.2.7 Bit-Timing Recovery .................................................................. 48
3.2.7.1 Komparator .................................................................... 48
3.2.7.2 Tunda waktu (delay) ...................................................... 49
3.2.7.3 Gerbang XOR ................................................................ 50
3.2.7.4 PLL ............................................................................... 51
3.2.8 Parallel In Serial Out ................................................................ 52
BAB IV Hasil dan Pembahasan ..................................................................... 55
4.1 Perangkat Keras Hasil Perancangan ................................................... 55
4.2 Analisis Demodulator QPSK secara keseluruhan .............................. 56
4.2.1 Menggunakan Sumber Sinyal Pembawa dari Moduator QPSK 57
4.2.2 Menggunakan Sumber Sinyal Pembawa dari Carrier 66
Recovery
4.3 Analisa pada tiap blok ........................................................................ 73
4.3.1 Band Pass Filter ......................................................................... 73
4.3.2 Carrier Recovery ....................................................................... 76
4.3.3 Penggeser Fasa .......................................................................... 80
4.3.4 Product Detector ...................................................................... 81
xv
4.3.5 Low Pass Filter .......................................................................... 83
4.3.6 Komparator ................................................................................ 86
4.3.7 Bit Timing Recovery ................................................................. 87
4.3.8 PISO .......................................................................................... 88
BAB V Kesimpulan dan Saran ....................................................................... 90
Daftar Pustaka ................................................................................................ 91
Lampiran ........................................................................................................
xvi
Daftar Gambar
Gambar 2.1 Modulasi sinyal ASK .................................................................. 5
Gambar 2.2 Modulasi sinyal FSK.................................................................... 6
Gambar 2.3 Modulasi sinyal PSK ................................................................... 7
Gambar 2.4 Sinyal dalam bentuk polar ........................................................... 9
Gambar 2.5 Diagaram fasor QPSK ................................................................ 9
Gambar 2.6 Empat keadaan fasa QPSK ........................................................ 10
Gambar 2.7 Sinyal termodulasi QPSK ........................................................... 10
Gambar 2.8 Diagram Blok Demoulator QPSK .............................................. 11
Gambar 2.9 Karakteritik BPF ........................................................................ 14
Gambar 2.10 Rangkaian multiple-feedback BPF ........................................... 15
Gambar 2.11 Diagram Blok PLL .............................................................. 18
Gambar 2.12 Blok diagram LM 565 …………........................................... 20
Gambar 2.13 IC PLL LM 565 ................................................................... 21
Gambar 2.14 Rangkaian Integrator dasar ................................................... 22
Gambar 2.15 Rangkaian Integrator AC ...................................................... 23
Gambar 2.16 IC MC 1496........................................................................... 24
Gambar 2.17 Karakteristik ideal LPF......................................................... 25
Gambar 2.18 Rangkaian LPF aktif dengan 2 pole...................................... 26
Gambar 2.19 Rangkaian Komparator........................................................... 27
Gambar 2.20 Rangkaian Bit-timing recovery............................................ 27
xvii
Gambar 2.21 Sinyal pada Bit-timing recovery................................................ 28
Gambar 2.22 Rangkaian RC ......................................................................... 29
Gambar 2.23 Step respon rangkaian RC......................................................... 29
Gambar 2.24 IC 74LS86.................................................................................. 31
Gambar 2.25 Register geser PISO dengan D flip-flop ................................... 31
Gambar 2.26 Diagram blok flip-flop JK ........................................................ 32
Gambar 2.27 IC 74LS76................................................................................. 33
Gambar 2.28 Diagram blok flip-flop D.......................................................... 33
Gambar 2.29 IC 74LS74................................................................................. 34
Gambar 3.1 Rangkaian tapis BPF aktual BPF.................................................. 37
Gambar 3.2 Tanggapan frekuensi BPF............................................................. 39
Gambar 3.3 Rangkaian PLL.............................................................................. 41
Gambar 3.4 Rangkaian integrator ..................................................................... 42
Gambar 3.5 Gelombang keluaran integrator..................................................... 43
Gambar 3.6 Rangkaian Product detector menggunakan MC 1496 ................. 44
Gambar 3.7 LPF dua kutub............................................................................... 45
Gambar 3.8 Tanggapan frekuensi LPF ............................................................ 47
Gambar 3.9 Komprator .................................................................................... 48
Gambar 3.10 Rangkaian tunda (delay) ............................................................ 49
Gambar 3.11 Simulasi tunda waktu .................................................................. 50
Gambar 3.12 Rangkaian PLL ........................................................................... 52
Gambar 3.13 PISO menggunakan D flip-flop................................................... 52
Gambar 3.14 Bentuk gelombang rangkaian PISO ............................................ 53
xviii
Gambar 4.1 Modul Demodulator QPSK............................................................ 56
Gambar 4.2 Bagian – bagian Demodulator QPSK............................................ 56
Gambar 4.3 Pengujian dengan sinyal pembawa dari Modulator QPSK............ 57
Gambar 4.4 Sinyal SSB [CH1]dan keluaran PD kanal I [CH2]........................ 58
Gambar 4.5 Sinyal keluaran PD [CH1]dan komparator kanal I [CH2]............. 59
Gambar 4.6 Perbandingan sinyal informasi Modulator Demodulator kanal I... 60
Gambar 4.7 Sinyal termodulasi [CH1] dan keluaran PD kanal Q [CH2].......... 61
Gambar 4.8 Komparator kanal Q dan PD kanal Q............................................ 62
Gambar 4.9 Perbandingan sinyal informasi Modulator Demodulator kanal Q. 63
Gambar 4.10 Keluaran sistem PISO.................................................................. 64
Gambar 4.11 Perbandingan data serial Modulator Demodulator QPSK........... 64
Gambar 4.12 Sinyal termudolasi dan sinyal keluaran PISO.............................. 65
Gambar 4.13 Pengujian dengan sinyal pembawa dari carrier recovery……… 66
Gambar 4.14 Sinyal keluaran carrier recovery pengambilan ke-1……………. 67
Gambar 4.15 Sinyal keluaran carrier recovery pengambilan ke-2………….... 67
Gambar 4.16 Perbandingan sinyal SSB dengan sinyal carrier recovery............ 68
Gambar 4.17 Sinyal SSB dan keluaran PD I..................................................... 69
Gambar 4.18 Sinyal keluaran PD kanal I dan sinyal keluaran komparator
kanal I............................................................................................ 69
Gambar 4.19 Sinyal SSB dan keluaran PD Q.................................................. 70
Gambar 4.20 Sinyal keluaran PD kanal Q dan sinyal keluaran komparator
kanal Q.......................................................................................... 71
Gambar 4.21 Keluaran PISO............................................................................. 73
xix
Gambar 4.22 Grafik BPF................................................................................... 75
Gambar 4.23 Sinyal dari AFG dan sinyal keluaran PLL kaki 9....................... 77
Gambar 4.24 Keluaran penggeser fasa 1.......................................................... 77
Gambar 4.25 Keluaran PLL pada kondisi free running..................................... 78
Gambar 4.26 Keluaran PLL pada kondisi capture .......................................... 79
Gambar 4.27 Sinyal keluaran pengeser fasa 2.................................................. 80
Gambar 4.28 Sinyal keluaran BM dan keluaran PD kanal I............................. 81
Gambar 4.29 Sinyal keluaran BM dan keluaran PD kanal Q............................ 82
Gambar 4.30 PD dan komparator...................................................................... 83
Gambar 4.31 Grafik LPF kanal I....................................................................... 84
Gambar 4.32 Grafik LPF kanal Q...................................................................... 85
Gambar 4.33 PD dengan Vref........................................................................... 86
Gambar 4.34 Keluaran komparator.................................................................... 86
Gambar 4.35 Sinyal tunda.................................................................................. 87
Gambar 4.36 Sinyal picu.................................................................................... 88
Gambar 4.37 Data D0 dan D1............................................................................ 88
Gambar 4.38 Clock sistem PISO....................................................................... 89
Gambar 4.39 Keluaran PISO............................................................................. 89
xx
Daftar Tabel
Tabel 2.1.Tabel kebenaran keluaran QPSK.................................................... 8
Tabel 2.2.Tegangan keluaran yang mewakili bit keluaran demodulator ....... 13
Tabel 2.3 Tabel kebenaran gerbang XOR....................................................... 30
Tabel 2.4 Tabel kebenaran flip-flop JK ......................................................... 32
Tabel 2.5 Tabel kebenaran flip-flop D............................................................ 34
Tabel 4.1 Perhitungan kanal I dan Q.............................................................. 72
Tabel 4.2 Data Pengukuran BPF..................................................................... 74
Tabel 4.3 Pengukuran PLL.............................................................................. 78
Tabel 4.4 Data Pengukuran LPF kanal I.......................................................... 84
Tabel 4.5 Data Pengukuran LPF kanal Q........................................................ 85
xxi
Daftar Lampiran
Lampiran 1. Rangkaian Keseluruhan
Lampiran 2. Tunda Modulator Demodulator QPSK
Lampiran 3. Tunda tiap sistem Modulator Demodulator QPSK
Lampiran 4. Rangkaian Product Detector
Lampiran 5. Datasheet
xxii
BAB I
PENDAHULUAN
1.1 Latar Belakang
Beberapa perangkat digital membutuhkan pengubahan data digital menjadi
sinyal analog agar dapat ditransmisikan kedalam media transmisi analog. Teknik
modulasi untuk mentransformasikan data digital menjadi sinyal-sinyal analog
antara lain Amplitude Shift Keying (ASK), Frequency Shift Keying (FSK), Phase
Shift Keying (PSK) [1].
QPSK merupakan salah satu teknik modulasi pengembangan dari PSK
yang dapat digunakan untuk IDR (Intermedite Data Rate) dan VSAT pada
komunikasi satelit, modem ISDN, telepon seluler [2][3]. Sebuah sinyal PSK dapat
dibangkitkan dengan menggunakan data digital untuk mengubah fasa yang
mempunyai frekuensi dan amplitudo tetap. Demodulasi QPSK merupakan proses
mengkodekan kembali sinyal analog menjadi sinyal digital berdasarkan perubahan
fasa dari sinyal termodulasi. Keunggulan QPSK adalah efisiensi bandwidth dan
lebih tahan terhadap interferensi yang disebabkan oleh perubahan amplitudo [1].
Karena fungsi dan keunggulan dari QPSK maka perlu dibuat suatu modul
QPSK dalam bentuk hardware. Sehingga nantinya dapat digunakan sebagai alat
bantu untuk menjelaskan cara kerja sistem demodulator QPSK.

1.2 Batasan Masalah
Batasan masalah pada penelitian ini adalah:
π 3π 5π 7π
1. Demodulator QPSK memiliki empat perubahan fasa , , , untuk
4 4 4 4
data digital 01,00,10 dan 11.
2. Frekuensi sinyal pembawa 100 kHz dengan kecepatan data 20kbps.
1.3 Tujuan Penelitian
Tujuan dari penelitian ini adalah untuk membuat suatu perangkat
demodulator QPSK.
1.4 Manfaat Penelitian
Manfaat yang diharapkan dari penelitian ini yaitu menjadi acuan dan
bahan pertimbangan untuk pengembangan teknik modulasi digital.
1.5 Metoda Penelitian
Metode penelitian yang digunakan dalam tugas akhir ini adalah
sebagai berikut:
1. Studi pustaka menggunakan buku-buku dan jurnal-jurnal.
2. Perancangan dalam membuat perangkat demodulator QPSK.
3. Membuat perangkat keras demodulator QPSK.
4. Menguji perangkat demodulator QPSK.
5. Mengambil data dan melakukan analisa terhadap perangkat
demodulator QPSK.
2
1.6 Sistematika Penulisan
1. BAB I PENDAHULUAN
Pendahuluan berisi latar belakang masalah, batasan masalah, tujuan penelitian,
manfaat penelitian, metode penelitian dan sistematika penulisan.
2. BAB II DASAR TEORI
Bab ini berisi penjelasan tentang QPSK sebagai salah satu jenis teknik modulasi
digital, pemahaman demodulator QPSK dam perangkat-perangkat yang
digunakan untuk menunjang penelitian ini.
3. BAB III RANCANGAN PENELITIAN
Bab ini berisi penjelasan alur perhitungan, persamaan-persamaan matematis, serta
parameter-parameter dalam membuat perangkat demodulator QPSK.
4. BAB IV HASIL IMPLEMENTASI DEMODULATOR QPSK DAN
PEMBAHASAN
Bab ini berisi hasil pengamatan demodulator QPSK dan menganalisa data yang
diperoleh.
5. BAB V KESIMPULAN DAN SARAN
Bab ini berisi ringkasan hasil penelitian yang telah dilakukan, spesifikasi peralatan
yang dibuat dan usulan berupa ide-ide untuk perbaikan atau pengembangan
terhadap penelitian yang telah dilakukan.
3
4
BAB II
DASAR TEORI
2.1 Modulasi
Modulasi adalah pengaturan parameter sinyal pembawa (carrier) yang
berfrekuensi tinggi oleh sinyal informasi (pemodulasi) yang berfrekuensi lebih
rendah, sehingga informasi dapat tersampaikan. Tujuan dari modulasi yaitu untuk
memperkecil interferensi sinyal pada pengiriman informasi yang menggunakan
frekuensi sama atau berdekatan dan untuk mempermudah mewujudkan dimensi
antena. Sinyal temodulasi dapat ditransmisikan melalui sebuah saluran transmisi
menggunakan metode multiplexing [4].
Berdasarkan sumbernya, modulasi dapat dibagi menjadi dua, yaitu
modulasi analog dan modulasi digital. Jika sumbernya analog, maka teknik
modulasi yang digunakan adalah modulasi analog. Jika sumbernya digital, maka
menggunakan modulasi digital. Modulasi digital didapatkan dengan mengubah
parameter sinyal pembawa (amplitudo, frekuensi, fasa), berdasarkan aliran data
digital dari sumber informasi [1].
Teknik umum yang dipakai dalam modulasi analog adalah modulasi fasa
(Phase Modulation - PM), modulasi frekuensi (Frequency Modulation - FM), dan
modulasi amplitudo (Amplitude Modulation – AM). Teknik yang umum dipakai
dalam modulasi digital adalah Phase Shift Keying (PSK), Frekeunsi Shift Keying
(FSK), Amplitudo Shift Keying (ASK) [1].

5
2.2 Modulasi digital
Modulasi dipengaruhi oleh satu atau lebih dari tiga karakteristik sinyal
pembawa yaitu amplitudo, frekuensi, dan fasa. Sehingga terdapat tiga dasar teknik
modulasi untuk mentransformasikan data digital menjadi sinyal-sinyal analog.
2.2.1 Amplitude-shift keying (ASK)
Pada ASK, dua nilai biner diwakili oleh dua amplitudo yang berbeda dari
sinyal pembawa. Hal tersebut dapat dilihat seperti pada Gambar 2.1. Umumnya
salah satu dari amplitudo adalah nol. Digit satu ditunjukkan dengan adanya sinyal
pada amplitudo yang konstan dari suatu sinyal pembawa, sedangkan untuk digit
nol ditunjukkan dengan ketidakadaan sinyal pembawa [1].
Gambar 2.1 Modulasi sinyal ASK [1]
Sinyal yang dihasilkan adalah [1]
A cos(2πfct) biner 1 (2.1)
s (t ) =
0 biner 0 (2.2)
6
dengan fc adalah frekuensi sinyal pembawa dan A adalah amplitudo sinyal
pembawa.
2.2.2 Frequency-shift keying (FSK)
Pada FSK, dua nilai biner diwakili oleh dua frekuensi yang berbeda di
dekat frekuensi sinyal pembawa seperti terlihat pada Gambar 2.2. Sinyal yang
dihasilkan adalah [1]
A cos(2πf1t ) biner 1 (2.3)
s(t) =
A cos(2πf 0 t ) biner 0 (2.4)
dengan f1 adalah frekuensi tinggi dan f0 adalah frekuensi rendah di dekat frekuensi
sinyal pembawa.
Data
masukan
Modulasi
sinyal FSK
Gambar 2.2 Modulasi sinyal FSK [1]
2.2.3 Phase-shift keying (PSK)
Pada PSK, fasa sinyal pembawa diubah untuk menampilkan data seperti
terlihat pada Gambar 2.3. Sinyal yang dihasilkan adalah [1]

7
A cos(2πf c t + θ ) = s1 biner 1 (2.5)
s(t) =
A cos(2πf c t ) = s o biner 0 (2.6)
dengan θ adalah sudut fasa sinyal, θ = π rad.
Gambar 2.3 Modulasi sinyal PSK [1]
2.3 PSK (Phase Shift Keying)
PSK (Phase Shift Keying) merupakan proses modulasi fasa gelombang
pembawa. Keadaan fasa yang digunakan pada PSK yaitu 2 n . Untuk n=1
memberikan dua keadaan fasa yang berbeda yang disebut Binary Phase Shift
Keying (BPSK). Untuk n=2 memberikan empat keadaan fasa yang berbeda yang
disebut Quadrature Phase Shift Keying (QPSK). Sedangkan untuk n=3
memberikan delapan keadaan fasa yang berbeda dan seterusnya yang disebut M-
ary PSK [5], [6].
Pada proses modulasi BPSK, perubahan sinyal informasi yang berupa data
digital 0 dan 1 akan merubah keadaan fasa sinyal pembawa, sehingga ada dua
keadaan fasa sinyal termodulasi yaitu 0 o dan 180 o . Sedangkan pada proses
8
modulasi QPSK, perubahan sinyal informasi yang merupakan data digital 2 bit
(00,10,11,01) akan merubah keadaan fasa sinyal pembawa, sehingga ada empat
keadaan fasa sinyal termodulasi yaitu 135°, -135°, -45°, 45° [4], [6].
2.4 QPSK (Quadrature Phase Shift Keying)
QPSK (Quadrature Phase Shift Keying) adalah salah satu teknik modulasi
digital yang menghasilkan sinyal dengan empat kondisi data yang berbeda pada
masukannya, sehingga akan menghasilkan empat fasa keluaran yang berbeda.
Masing-masing fasa mewakili dua bit data [1], [6]. Kombinasi tiap bit dan
keluaran fasa QPSK ditunjukkan dalam Tabel 2.1.
Tabel 2.1 Tabel kebenaran [6]
Masukan bit Keluaran fasa

QPSK
I Q
0 1 45°
0 0 135°
1 0 -135°
1 1 -45°
Dari tabel dapat dilihat bahwa untuk bit 01 disandikan dengan fasa 45°, bit
00 disandikan dengan fasa 135°, bit 10 disandikan dengan fasa -135°, dan bit 11
disandikan dengan fasa -45°. Bit data masukan terdiri dari dua jenis yaitu I
(inphase) dan Q (quadrature).
Sebuah sinyal dapat digambarkan dalam bentuk polar dengan magnitude
dan fasa (sudut) atau dalam bentuk rektangular. Sinyal dalam bentuk polar dapat
9
dilihat pada Gambar 2.4. Koefisien s11 menggambarkan amplitudo dari sinyal I (in
phase) dan koefisien s21 menggambarkan amplitudo dari sinyal Q (quadrature) [7].
Magnitudo sinyal S = I 2 + Q 2 (2.7)
Fasa sinyal = arc tan I/Q (2.8)
φ1 (t )
s21 s11 , s21
θ°
φ2 (t )
s11
Gambar 2.4 Sinyal dalam bentuk polar [6]
Sinyal QPSK dalam bentuk fasor dapat dilihat pada Gambar 2.5. Terlihat
bahwa jarak anguler antara kedua fasor yang berdekatan pada QPSK yaitu sebesar
90°. Karena itu suatu sinyal QPSK dapat mengalami pergeseran fasa +45° atau
-45° selama tranmisi. Keempat output QPSK mempunyai amplitudo dan frekuensi
yang sama [6].
Gambar 2.5 Diagram fasor QPSK [6]

10
Dalam QPSK terdapat dua proses penyandian sinyal yaitu modulasi QPSK
dan demodulasi QPSK. Modulasi QPSK merupakan suatu proses mengubah sinyal
informasi yang berupa data biner menjadi sinyal termodulasi berupa sinyal analog.
Referensi untuk perubahan fasa sinyal termodulasi QPSK dapat ditunjukkan pada
Gambar 2.6. Untuk data I bernilai 0 dan Q bernilai 1 diwakili fasa 45°. Untuk data
I bernilai 0 dan Q bernilai 0 diwakili fasa 135°. Untuk data I benilai 1 dan Q
bernilai 0 diwakili fasa -135°. Sedangkan untuk data I bernilai 1 dan Q bernilai 1
diwakili fasa -45°.
Gambar 2.6 Empat keadaan fasa QPSK [6]
Gambar 2.7 memperlihatkan sinyal QPSK yang termodulasi. Demodulasi QPSK
merupakan proses menyandikan kembali sinyal termodulasi yang berupa sinyal
analog menjadi sinyal informasi yang berupa data digital (2bit).
Gambar 2.7 Sinyal termodulasi QPSK [6]

11
2.5 Demodulator QPSK
Demodulator QPSK merupakan suatu perangkat yang berfungsi untuk
menyandikan kembali sinyal termodulasi yang berupa sinyal analog menjadi
sinyal informasi (data digital 2 bit) yang berasal dari modulator QPSK. Sebuah
demodulator QPSK tersusun atas beberapa perangkat yaitu Band Pass Filter
(BPF), Carrier recovery, penggeser fasa, Product Detector, Low Pass Filter
(LPF), komparator, Bit-timming recovery, dan Parallel In Serial Out (PISO)
[6],[8]. Gambar 2.8 memperlihatkan diagram blok demodulator QPSK.
Gambar 2.8 Diagram blok demodulator QPSK [6],[8]
Sinyal yang diterima demodulator QPSK setelah di-filter oleh BPF adalah
cos(ω c t + θ d ) . Kemudian sinyal tersebut langsung dipisah menuju ke bagian
product detector kanal I (inphase) dan Q (quadrature), serta ke rangkaian carrier
recovery. Sinyal pembawa yang telah diperoleh kembali dari carrier recovery
12
harus mempunyai frekuensi dan fasa yang konsisten dengan sinyal pembawa
referensi yang dikirimkan [8].
Masukan dari product detector (PD) berasal dari sinyal keluaran BPF yaitu
sinyal yang termodulasi dan sinyal keluaran dari carrier recovery. Apabila
masukan dari PD I adalah cos(ω c t + θ d ) yang berasal dari sinyal termodulasi dan
cos(ω c t − 90 o ) yang berasal dari carrier recovery, maka keluaran dari PD I adalah
cos(ω c t + θ d ) × cos(ω c t − 90°)
= 1 cos[(ω c t + θ d ) + (ω c t − 90 o )] + 1 cos[(ω c t + θ d ) − (ω c t − 90 o )]
2 2
= 1 cos(2ω c t + θ d − 90 o ) + 1 cos(θ d + 90 o ) (2.9)

2 2
Keluaran dari product detector lalu diumpankan ke dalam Low Pass Filter (LPF)
sehingga [8]
Vo I = 1 cos(θ d + 90 o ) (2.10)
2
dengan Vo I adalah tegangan keluaran pada I dan θ d adalah fasa sinyal
termodulasi.
Apabila masukan dari PD Q adalah cos(ω c t + θ d ) yang berasal dari sinyal
termodulasi dan cos ω c t yang berasal dari carrier recovery maka keluaran dari
PD Q adalah
cos(ω c t + θ d ) × cos ω c t = 1 cos[(ω c t + θ d ) + ω c t ] + 1 cos[(ω c t + θ d ) − ω c t ]

2 2
= 1 cos(2ω c t + θ d ) + 1 cos θ d (2.11)

2 2
Keluaran dari product detector lalu diumpankan ke dalam Low Pass Filter (LPF)
sehingga [8]
13
Vo Q = 1 cos θ d (2.12)
2
dengan Vo Q adalah tegangan keluaran pada Q dan θ d adalah fasa sinyal
termodulasi.
Keluaran dari Vo I dan Vo Q dapat dilihat pada Tabel 2.2 dengan
memasukkan fasa-fasa pada sinyal termodulasi yaitu 45°, 135°, 225°, 315°.
Tegangan positif (V) mewakili bit 1 dan tegangan negatif (-V) mewakili bit 0.
Tabel 2.2 Tegangan keluaran yang mewakili bit keluaran demodulator.
Vo I Vo Q
Fasa Bit
Vo I = 1 cos(θ d + 90o ) VoQ = 1 cos θ d keluaran
2 2
IQ
45° -0,35 0,35 01
135° -0,35 -0,35 00
225° 0,35 -0,35 10
315° 0,35 0,35 11
2.6 Komponen Pendukung
Sebuah demodulator QPSK tersusun atas beberapa perangkat yaitu Band
Pass Filter(BPF), Carrier recovery, Integrator, Product Detector, Low Pass Filter
(LPF), komparator, Bit-timming recovery, Parallel In Serial Out (PISO).
2.6.1 Band Pass Filter (BPF)
Band Pass Filter merupakan rangkaian yang menghasilkan karakteristik
tanggapan frekuensi dengan tujuan melewatkan frekuensi dari rentang bawah
hingga atas yang telah ditentukan dan menolak frekuensi yang tidak terdapat pada
rentang yang telah ditentukan [9]. BPF akan menyaring frekuensi dari fl yaitu
14
frekuensi bawah (lower frequency) sampai dengan fh yaitu frekuensi atas (upper
frequency) yang ditunjukkan pada Gambar 2.9 [9],[10].
Gambar 2.9 Karakteristik BPF [10]
Dari Gambar 2.9 terlihat bahwa passband (PB) merupkan semua frekuensi
yang letaknya berada diantara frekuensi bawah fl dan frekuensi atas fh. Semua
frekuensi tersebut berada di dalam suatu bidang pita frekuensi (bandwidth).
Sedangkan stopband adalah semua frekuensi yang nilainya lebih rendah dari fl
dan juga lebih tinggi dari fh.
Hal-hal yang perlu diperhatikan dalam BPF antara lain :
1. Center Frequency (fo) yaitu frekuensi pusat dari sebuah BPF
fo = fh fl (2.13)
dengan f h adalah frekuensi atas dan f l adalah frekuensi bawah.
2. Bandwidth (BW) pada BPF adalah selisih antara frekuensi atas
dan frekuensi bawah.
BW = f h − f l (2.14)
15
3. Faktor kualitas (Q) menggambarkan pita dari pass-band. Semakin
kecil Q maka bandwidth akan semakin lebar, sedangkan semakin
besar Q menyebabkan bandwidth semakin sempit [11].
fo
Q= (2.15)
BW
Filter dapat diklasifikasi menjadi filter pasif dan filter aktif. Filter pasif
merupakan filter yang terdiri dari kombinasi resistor (R), kapasitor (C), dan
induktor (L). Sedangkan filter aktif merupakan filter yang terdiri dari kombinasi
resistor (R) dan kapasitor (C) saja [12]. Pada perancangan yang digunakan adalah
filter aktif.
Perancangan akan menggunakan multiple-feedback (MFB) BPF.
Rangkaian ini paling sesuai digunakan untuk perancangan BPF dengan nilai Q
yang rendah (kurang dari 20). Rangkaian multiple-feedback BPF ternormalisasi
adalah seperti Gambar 2.10. Frekuensi pusat geometris ternormalisasi adalah
ω0=1rad/s. Nilai resistansi ternormalisasi adalah fungsi dari Q. Nilai Q yang
diinginkan sudah ditentukan secara langsung dalam rancangan ternormalisasi,
sehingga nilai Q tidak berubah selama proses penskalaan [12].
Gambar 2.10 Rangkaian multiple-feedback BPF [12]

16
Untuk merancang BPF aktif digunakan penskalaan frekuensi dan
impedansi (Frequency and Impedance Scaling) dengan prosedur penskalaan
sebaga berikut:
Prosedur penskalaan BPF [12]:
1. Konstanta penskalaan frekuensi (Kf)
ω r 2πf r
Kf = =
ωr ωr (2.16)
dengan ωr = frekuensi referensi pada rancangan ternormalisasi ( bisa fo untuk
BPF, biasanya bernilai 1 rad/s)
ωr = frekuensi referensi pada rancangan aktual
2. Konstanta penskalaan impedansi (Kr)
Kr = Level Impedansi pada Rangkaian Aktual (2.17)

Level Impedanse pada Rangkaian Ternormalisasi
Tahap-tahap pengubahan dari rancangan ternormalisasi ke rancangan realistis
• Lakukan penskalaan frekuensi dengan membagi semua C dengan Kf (bisa
juga dilakukan untuk R).
• Tentukan Kr, sehingga nilai elemen aktual mudah didapatkan di pasaran.
• Kalikan semua R dengan Kr dan bagi semua C dengan Kr.
• R untuk gain dan bias ditentukan terpisah.
Dari tahapan pengubahan di atas, nilai komponen dapat diperoleh sebagai berikut:
a. Menentukan Cbasic
17
C ternor
C basic = (2.18)
Kf
b. Menentukan K r
Raktual
Kr =
Rternormalisasi
c. Menentukan Caktual
C basic
C aktual = (2.19)
Kr
d. Menentukan Raktual
Raktual = Rternor × K r (2.20)
2.6.2 Carrier Recovery
Carrier recovery merupakan salah satu bagian penting dalam demodulator
QPSK. Rangkaian tersebut digunakan untuk menghasilkan sinyal pembawa yang
konsisten dengan sinyal pembawa modulator [6]. Carrier recovery dapat
dibangun dengan PLL (Phase Lock Loop) [8]. PLL adalah rangkaian umpan balik
kalang tertutup yang menghasilkan sinyal keluaran yang terkunci (lock) dengan
sinyal masukan [12].
Dua parameter penting dalam operasi PLL adalah capture range dan lock
range. Capture Range (± fC ) adalah jangkauan frekuensi di sekitar frekuensi pusat
saat PLL mulai terjadi sinkronisasi. Lock range (± fL ) adalah jangkauan frekuensi
di sekitar frekuensi pusat saat PLL dapat mempertahankan sinkronisasi dari sejak
mulai terjadi. Secara umum lock range lebih lebar dari capture range. Jadi PLL
18
dapat mempertahankan sinkronisasi pada jangkauan frekuensi yang lebih lebar
dari jangkauan saat terjadi sinkronisasi [12].
Bagian-bagian terpenting dari sebuah PLL antara lain phase comparator,
VCO (Voltage Control Oscilator), dan tapis (Filter) seperti ditunjukkan pada
Gambar 2.11.
Gambar 2.11 Diagram Blok PLL [13]
Jika tidak ada sinyal pemodulasi, maka fasa masukan φi (t) = 0. Jika frekuensi
radian sinyal keluaran VCO tanpa adanya sinyal masukan adalah ωc, maka sinyal
masukan dan keluaran VCO merupakan sinyal sinusoida dengan frekuensi radian
sebesar ωc tetapi berbeda fasa 90°. Sehingga keluaran dari pembanding fasa dan
keluaran dari tapis adalah ve(t) = 0 dan vo(t) = 0. Kalang (loop) menjadi terkunci
(lock) dalam keadaan yang setimbang.
Jika ada sinyal pemodulasi, maka fasa masukan φi (t) akan muncul pada
sinyal masukan. Kedua masukan pembanding fasa akan mempunyai beda
frekuensi dan beda fasa, dan tegangan koreksi ve(t) akan muncul. Tegangan
koreksi ini akan diperhalus oleh filter sehingga menghasilkan sinyal vo(t) untuk
19
diumpankan pada masukan VCO. Sinyal ini menyebabkan frekuensi VCO
bergeser sehingga mempunyai frekuensi yang sama dengan sinyal masukan [12].
PLL yang digunakan pada perancangan ini adalah LM 565.
Diagram blok LM565 diperlihatkan pada Gambar 2.12. IC ini
mengandung detektor fasa, penguat, bagian dari tapis kalang (loop filter), dan
VCO. LM565 dapat digunakan pada jangkauan frekuensi dari 0,001 Hz sampai
500 kHz. Keluaran dari VCO mampu menghasilkan gelombang kotak yang cocok
untuk TTL. Bandwidth PLL dapat diatur dari ± 1% sampai lebih dari ± 60%
[12],[13].
Kebutuhan catu daya untuk LM565 adalah dari ±6 V sampai ±12 V dari
dua catu daya. Untuk beberapa penerapan, catu daya tunggal dapat dihubungkan
pada terminal V+ dan V- dengan tegangan dari 12 V sampai 24 V. Spesifikasi
tegangan maksimum untuk IC ini adalah 12 V [12],[13].
Sesuai Gambar 2.12, frekuensi pusat VCO (free running) ditentukan oleh
R1 dan C1 sebesar [12],[14]
1,2 0,3
f0 = = (2.21)
4 R1C1 R1C1
dengan f o adalah frekuensi pusat VCO, R1 adalah hambatan pada kaki 8 (timing
resistor) LM565, dan C1 adalah kapasitansi pada kaki 9 (timing capasitor)
LM565.
20
Gambar 2.12 Diagram blok LM 565 [12]
Resistor 3,6 kΩ terdapat pada IC sebagai bagian dari loop filter. Jika τ
adalah konstanta waktu yang tergantung pada resistansi (pada data sheet disebut
R2) dan kapasitansi luar C2, maka
τ = R2 C 2 = 3,6 × 10 3 C 2 (2.22)
Lock range (fL) dinyatakan dengan
8 f0
fL = ± (2.23)
VCC
dengan VCC adalah tegangan DC total antara terminal V+ dan V-.
Capture Range (fC ) dinyatakan dengan

21
1 2πf L
fC = ± (2.24)
2π τ
Gambar 2.13 memperlihatkan kaki-kaki IC PLL LM 565.
Gambar 2.13 IC PLL LM 565 [13],[14]
2.6.2 Penggeser Fasa
Penggeser fasa pada sistem demodulator QPSK digunakan untuk
menggeser fasa keluaran dari carrier recovery sebesar 90 o [8]. Rangkaian
penggeser fasa ini menggunakan rangkaian integrator. Integrator merupakan
sebuah rangkain Op-Am yang sinyal keluarannya merupakan integral dari sinyal
masukannya [15]. Rangkaian integrator mengunakan komponen kapasitor sebagai
feedback seperti pada Gambar 2.14.

22
1
CR ∫
vo = − vindt
Gambar 2.14 Rangkaian Integrator dasar [15]
Dari rangkaian integrator diatas impedansi masukan dan rangkaian feedback [12]
1
Z i = R dan Zf = (2.25)
jω C
sehingga fungsi alih dari integrator
Zf 1 / jω C 1
H ( jω ) = − =− =− (2.26)
Zi R jωRC
Respon amplitudo
1
M (ω ) = (2.27)
ωRC
Saat mengalami tegangan DC, kapasitor pada Gambar 2.14 mengalami rangkaian
terbuka (open circuit), sehingga rangkaian akan menjadi rangkaian inverting
dengan penguatan –Rf /Ri [12].
Hubungan kapasitif langsung antara terminal keluaran dan masukan
inverting dapat mengakibatkan terjadinya ketidakstabilan sistem. Ketidakstabilan
ini merupakan hasil dari pergeseran fasa di jalur atau cabang rangkaian umpan
balikya. Kapasitor kompensasi frekuensi akan menghasilkan pergeseran fasa
hingga 90°. Gain dan pergeseran fasa pada rangkaian umpan balik merupakan
23
parameter-parameter yang bergantung pada frekuensi karena adanya komponen
kapasitor umpan balik [16].
Rangkaian integrator harus dimodifikasi terlebih dahulu untuk mencegah
timbulnya ketidakstabilan Op-Am. Sebuah resistor Rf harus disisipkan diantara
kapasitor umpan balik (C) dan terminal masukan inverting. Resistor ini akan
membantu agar nilai minimum pada jalur umpan balik selalu ada, yang akan
membatasi gain rangkaian seperti ditunjukkan pada Gambar 2.15 [16].
Gambar 2.15 Rangkaian integrator AC [16]
Impedansi masukan dan impedansi rangkaian feedback [12]
1 R f × (1 / jωC ) Rf
Z i = R dan Z f = R f || = = (2.28)
jωC R f + (1 / jωC ) 1 + jωR f C
− R f / Ri − R f / Ri
Fungsi transfer H ( jω ) = = (2.29)
1 + jω R f C 1 + jωτ f
Jika τ f = R f C adalah konstanta waktu rangkaian feedback
Respon amplitudo
R f / Ri R f / Ri
M (ω ) = = (2.30)
1 + (ωR f C ) 2 1 + (ωτ f ) 2
24
2.6.3 Product Detector (PD)
Product Detector disebut juda pencampur frekuensi (frequency mixer).
Product detector menggunakan prinsip mengalikan sinyal termodulasi dan sinyal
osilator lokal. Pada demodulator QPSK product detector digunakan untuk
mengalikan sinyal keluaran dari carrier recovery dengan sinyal masukan
termodulasi [17].
Product detector memanfaatkan persamaan matematis dari perkalian dua
sinyal. Apabila dua sinyal sinusoidal dikalikan maka, hasilnya terdiri atas
komponen frekuensi yang dijumlahkan dan selisihnya. Jika sinyal osilator
dinyatakan dengan vosc = Vosc sin ω osc t dan sinyal termodulasi dinyatakan dengan
v sig = V sig sin ω sig t , maka perkalian kedua sinyal itu memberikan [17]
v osc v sig = Vosc sin ω oscV sig sin ω sig t
VoscVsig
= [cos(ω osc − ω sig )t − cos(ω osc + ω sig )t ] (2.31)
2
Suku yang mengandung frekuensi ω osc − ω sig biasanya dipilih dengan
penyaringan untuk menghasilkkan sinyal informasi. IC yang digunakan dalam
perancangan demodulator QPSK adalah IC MC 1496.
Gambar 2.16 IC MC 1496 [18]

25
Arus bias internal pada MC 1496 dapat diatur pada pin 5. Asumsi arus
dinyatakan dengan [18]
I 5 = I 6 = I 12 (2.32)
sehingga besarnya nilai R5 pada pin 5 dinyatakan dengan
V − (−φ )
R5 = − 500Ω (2.33)
I5
dengan φ =0.75 pada suhu TA = 25°C dan V=12V
2.6.4 Low Pass Filter (LPF)
Low Pass Filter (LPF) merupakan suatu tapis yang berfungsi untuk
melewatkan semua frekuensi dari 0 (nol) sampai dengan frekuensi cutoff serta
memperlemah semua frekuensi yang berada di atas frekuensi cutoff. Frekuensi
cutoff adalah suatu frekuensi pada saat penguatan tegangannya turun menjadi
-3dB dari penguatan passband. Frekuensi cutoff juga menjadi titik pemisah antara
passband dan stopband [ 9],[10]. Karakteristik ideal dari LPF seperti yang dapat
dilihat pada Gambar 2.17.
Gambar 2.17 Karakteristik ideal LPF [10]

26
Perancangan menggunakan tapis jenis LPF Butterwoorth dan
diklasifikasikan sebagai filter aktif karena terdiri dari kombinasi RC dan satu
komponen aktif (seperti Op-Amp) dengan feedback [12]. Gambar 2.18 merupakan
rangkaian LPF aktif 2 pole dengan komponen ternormalisasi satu.
Gambar 2.18 Rangkaian LPF aktif dengan 2 pole [12]
Nilai kapasitor ternormalisasi untuk LPF 2 pole yaitu C1 = 1.414 dan C2 =
0.7071 [12]. Untuk merancang LPF aktif digunakan penskalaan frekuensi dan
impedansi (Frequency and Impedance Scaling) dengan prosedur penskalaan yang
sama dengan BPF (2.6.1).
2.6.5 Komparator (Pembanding)
Sebuah komparator akan membandingkan tegangan isyarat pada satu
masukan dengan suatu tegangan acuan pada masukan lainnya [16]. Rangkaian
komparator yang paling sederhana memiliki tegangan sinyal yang dikenakan
langsung pada salah satu dari terminal masukannya, sementara di terminal
masukan lainnya dikenakan tegangan referensi seperti ditunjukkan pada Gambar
2.19.
27
Gambar 2.19 Rangkaian Komparator [16]
Keluaran rangkaian komparator akan bertransisi di antara keadaan-
keadaan saturasinya, pada saat sinyal masukan melampaui sebuah nilai tegangan
yang sama dengan tegangan referensi. Jika tegangan masukan lebih besar dari
tegangan referensi, maka tegangan keluaran sama dengan VC. Jika tegangan
masukan lebih kecil dari tegangan referensi, maka tegangan keluaran sama dengan
VE.
2.6.6 Bit-Timing Recovery
Setelah data I dan Q hasil demodulasi diperoleh, diperlukan sebuah detak
dengan frekuensi yang sinkron dengan aliran data I dan Q. Bit-timming recovery
merupakan perangkat yang digunakan sebagai sinkronisasi data yang tersusun
oleh beberapa komponen, di antaranya komparator, delay, gerbang XOR, PLL
[8].
Gambar 2.20 Rangkaian Bit-timing recovery [8]

28
Dari Gambar 2.20 diketahui bahwa komparator digunakan untuk
memperoleh sinyal kotak yang lebih mantap. Kemudian sinyal akan dipecah
menjadi dua, yaitu sinyal keluaran dari komparator dan sinyal yang telah ditunda
beberapa saat (kurang dari satu bit (agar data tidak hilang). Kedua sinyal tersebut
kemudian masuk ke gerbang logika XOR dan masuk ke sistem PLL untuk
memperoleh sinyal-sinyal pemicu. Untuk lebih jelasnya dapat dilihat pada gambar
2.21 [8].
Gambar 2.21 Sinyal pada Bit-timming recovery [8]
2.6.6.1 Tunda waktu (Delay)
Untuk menghasilkan tunda waktu dapat menggunakan rangkaian RC
sederhana seperti ditunjukkan pada Gambar 2.22

29
Gambar 2.22 Rangkaian RC
Step respon dari rangkain RC ditunjukkan pada Gambar 2.23 dalam sinyal
eksponensial [19]
Vout (t ) −t
1− =e τ
Vin(t )
−t
Vout = Vin (1 − e τ
) (2.34)
dengan
τ = RC (2.35)
Gambrar 2.23 Step respon rangkaian RC [19]

30
Berdasarkan Gambar 2.23 terdapat tiga parameter waktu untuk rangkain
RC yaitu [19]:
1. Rise time ( t r ) adalah inerval waktu sinyal antara 10% dan 90% saat sinyal
bertransisi dari tegangan rendah (L) ke tegangan rendah (H).
2. Fall time ( t f ) adalah interval waktu antara 90% dan 10% dari sinyal saat sinyal
bertransisi dari tegangan tinggi (H) ke tegangan rendah (L).
3. Delay time (waktu tunda propagasi) adalah interval waktu saat kedua sinyal
bertransisi antara 50% dari sinyal masukan dan 50% dari sinyal keluaran. Hal
ini tergantung pada dua tunda waktu, sinyal keluaran yang berasal dari L ke H
( t pL ) atau berasal dari H ke L ( t pH ).
2.6.6.2 Gerbang XOR
Prinsip kerja gerbang logika XOR yaitu jika pada masukan A keadaan
rendah (=0) dan B keadaan tinggi (=1), maka keluaran Y dalam keadaan 1.
Demikian juga jika keadaan masukan A tinggi (=1) dan keadaan masukan B
rendah (=0), maka keluaranY dalam keadaan 1. Tetapi jika kedua masukan A dan
B rendah atau tinggi, maka keluarannya 0 [20].
Tabel 2.3 Tabel kebenaran gerbang XOR [20]
A B Y
0 0 0
0 1 1
1 0 1
1 1 0
31
Tabel kebenaran XOR ditunjukkan pada Tabel 2.3. IC 74LS86 berisi empat
gerbang XOR, ditunjukkan pada Gambar 2.24.
Gambar 2.24 IC 74LS86 [21]
2.6.7 Masukan Paralel Keluaran Serial
Masukan Paralel Keluaran Serial atau Parallel In Serial Out (PISO) terdiri
dari beberapa flip-flop dengan bagian sinyal terkendali asinkron (berupa set data
atau SD) berfungsi sebagai masukan data, sedangkan masukan lainnya tetap atau
telah ditentukan. Elemen register dapat berupa flip-flop D, SR, atau JK [20]. Pada
perancangan akan menggunakan register D flip-flop seperti ditunjukkan pada
Gambar 2.25.
W/S
VCC D1
U7 U1
PRN
J Q
U2
NAND2
CLK
CLRN
U4
K
NAND2
JKFF
NAND2
U3
D
NAND2
U5
D0 U6
PRN
Q
PRN
D Q
D Q OUT
CLK
CLK
CLRN
CLRN
CLK
DFF
DFF
CLR
Gambar 2.25 Register geser PISO dengan D flip-flop [22]

32
Dalam register ini, sinyal pendetak (clock) akan diumpankan secara
bersama-sama, atau serentak ke semua flip-flop. Sinyal pendetak ini akan
menggerakan pergeseran data flip-flop. Karena mode operasi yang digunakan
sinyal pendetak berubah dari negatif ke positif atau tepi naik dari sinyal pendetak,
flip-flop akan menanggapi untuk sinyal kendali D pada setiap tepi pulsa positif.
Setiap kali flip-flop menanggapi, akan terjadi pergesaran satu posisi ke kanan.
Rangkaian PISO diatas menggunakan flip-flop JK dan flip-flop D. Flip-
flop JK digunakan untuk menghasilkan pulsa W/S (Write/Shift). Gambar 2.26
merupakan diagram blok flip-flop JK.
Gambar 2.26 Diagram blok flip-flop JK
JK memiliki dua masukan kendali yang disebut masukan J dan K.
Masukan J dan K berfungsi mengatur apa yang akan dilakukan rangkaian pada
tepi sinyal pendetak. Tabel 2.4 merupakan tabel kebenaran JK flip-flop.
Tabel 2.4 Tabel kebenaran flip-flop JK [20]
Clk J K Q Keadaan
↑ 0 1 0 Reset
↑ 1 0 1 Set
↑ 1 1 Toogle
33
Jika masukan J dan K sama-sama berada dalam kondisi logika tinggi atau
1, maka flip-flop akan mengalami SET dan RESET secara bergantian. Keluaran Q
dan inverter Q akan dalam keadaan 0 dan 1 secara bergantian atau berlawanan.
Keluaran kedua Q dan komplemennya akan diumpanbalikkan kembali. Inilah
yang mengakibatkan flip-flop berada dalam keadaan SET dan RESET secara
bergantian. Keadaan ini disebut dengan keadaan toogle [20].
Gambar 2.27 IC 74LS76 [23]
IC 74LS76 ditunjukkan pada Gambar 2.27. IC 74LS76 berisi dua flip-flop
JK digunakan sebagai penghasil detak write/shift dengan mode operasi yang
digunakan berubah dari positif ke negatif atau picu turun.
Selanjutnya, data paralel akan dimasukkan ke dalam rangkaian flip-flop D.
Tabel kebenaran flip-flop D terdapat pada Tabel 2.5 dan diagram blok flip-flop D
pada Gambar 2.28.
Gambar 2.28 Diagram blok flip-flop D

34
Tabel 2.5 Tabel kebenarn D flip-flop [20]
D Q Keadaan
0 0 0
1 1 1
IC 74LS74 berisi dua flip-flop D yang akan digunakan sebagai register
geser dengan mode operasi yang digunakkan berubah dari negatif ke positif atau
picu naik [24]. IC 74LS74 ditunjukkan pada Gambar 2.29.
Gambar 2.29 IC 74LS74

35
BAB III
PERANCANGAN
Untuk membuat suatu modul Demodulator QPSK diperlukan beberapa
tahapan. Pertama, menentukan cara kerja dan diagram blok Demodulator QPSK.
Kedua melakukan perhitungan nilai-nilai komponen yang akan digunakan. Ketiga
membuat perangkat keras (hardware).
3.1 Cara Kerja Demodulator QPSK
Berdasarkan diagram blok Gambar 2.8 BPF akan menyaring terlebih dahulu
sinyal-sinyal yang masuk pada sistem, kemudian keluarannya akan dipisah menuju ke
bagian Product Detector (PD) kanal I (inphase) dan kanal Q (quadrature) serta
kebagian Carrier Recovery. Rangkaian Carrier Recovery akan menghasilkan sinyal
pembawa seperti sinyal pembawa pada modulator. Sinyal pembawa yang dihasilkan
harus mempunyai frekuensi dan fasa yang konsisten dengan sinyal pembawa
referensi yang dikirimkan.
Sinyal keluaran dari Carrier Recovery akan dikalikan dengan sinyal
termodulasi SSB pada Product Detector I dan Q. Product Detector I akan
mengalikan sinyal termodulasi yang telah ditapis oleh BPF dengan sinyal pembawa
dari Carrier Recovery, sedangkan Product Detector Q akan mengalikan sinyal

36
termodulasi yang telah ditapis oleh BPF dengan sinyal pembawa dari keluaran
Carrier Recovery yang telah digeser sebesar 90°.
Sinyal keluaran dari PD akan dimasukan kedalam sistem LPF untuk
melewatkan sinyal informasi saja. Komparator digunakan untuk menghasilkan
gelombang kotak yang mantap, tegangan positif digunakan untuk mewakili logika 1
dan tegangan negatif untuk mewakili logika 0. Bit timing recovery digunakan untuk
mensinkronisasi informasi data kanal I dan Q agar data yang satu tidak terpengaruh
oleh data yang lain. Proses terakhir adalah proses konversi dari data paralel menjadi
deretan data seri.
3.2 Perancangan Perangkat Keras
Untuk menghasilkan sebuah modul Demodulator QPSK dibutuhkan beberapa
perangkat antara lain BPF, Carrier Recovery, Integrator, Product Detector, LPF,
Komparator, Bit-timing recovery, dan register Parallel in serial out (PISO).
3.2.1 Band Pass Filter (BPF)
Perancangan menggunakan rangkaian MFB 2 kutub. Rangkaian ini paling
sesuai digunakan untuk perancangan BPF dengan nilai Q yang rendah (tidak melebihi
20). Rangkaian tapis BPF ternormalisasi ditunjukkan pada Gambar 2.10. Sedangkan
Gambar 3.1 merupakan rangkaian tapis BPF aktual. Tapis ini dirancang untuk
37
melewatkan sinyal SSB (single side band) saja dari sinyal termodulasi Modulator
QPSK.
Gambar 3.1 Rangkaian tapis BPF aktual
BPF pada Demodulator QPSK akan melewatkan rentang frekuensi dari 80
kHz sampai 100 kHz (bandwidth = 20 kHz) dengan frekuensi pusat 90 kHz. Untuk
merancang BPF aktif digunakan penskalaan frekuensi dan impedansi dengan
prosedur penskalaan seperti pada persamaan (2.16) sampai (2.20).
1. Menentukan Kf menggunakan persamaan (2.16)
2π × 90 × 10 3
Kf = = 565,486 × 10 3 rad / s
1
2. Menentukan Cbasic menggunakan persamaan (2.18)
C ternor 1
C basic = = = 1,768 × 10 −6 F
Kf 565,486 × 10 3
3. Menentukan Kr menggunakan persamaan (2.17)
Raktual
Kr =
Rternormalisasi
38
R1aktual yang diinginkan 20kΩ, sedangkan Rternor untuk R1=Q
Q dipakai yaitu 4
sehingga
20 × 10 3
Kr = = 5000rad / s
4
4. Menentukan Raktual menggunakan persamaan (2.20) dengan nilai R ternor
Q
untuk R2 = dan R3=R4= 2Q
2Q 2 − 1
Raktual = Rternor × K r
4
R2 = × 5000 = 645,16Ω
2 × 42 −1
R3 = R4 = 2 × 4 × 5000 = 40kΩ
5. Menentukan Caktual menggunakan persamaan (2.19)
Cbasic
Kr =
C aktual
C basic 1,768 × 10 −6
C aktual = = = 354 pF
Kr 5000
Gambar 3.2 memperlihatkan tanggapan frekuensi BPF dengan frekuensi pusat 91
kHz. Dari hasil simulasi tersebut dapat diketahui bandwidth dan faktor kualitas dari
BPF berdasarkan persamaan (2.14) dan (2.15)
BW = fh-fl
39
= 100 × 10 3 − 78 × 10 3 = 22 kHz
fo
Q=
BW
90 × 10 3
= = 4,09 (Sesuai dengan perancangan)
22 × 10 3
Dengan bandwidth 19 kHz, diharapkan frekuensi 100 kHz dapat diperoleh.
Gambar 3.2 Tanggapan frekuensi BPF
Carrier Recovery dibangun dengan PLL menggunakan IC PLL LM 565 yang
dapat digunakan pada jangkauan frekuensi sampai 500 kHz. Frekuensi pusat yang
ingin dicapai adalah 100 kHz. IC LM 565 dapat dilihat pada Gambar 2.13 dan
diagram blok LM 565 pada Gambar 2.12. Perhitungan komponen eksternal IC LM
565 menggunakan persamaan (2.21) sampai (2.24).

40
Dari data sheet dapat dilihat bahwa dengan frekuensi 100 kHz dan timing
resistor yang ingin dicapai 10 kΩ. Maka nilai kapasitor yang dianjurkan adalah Co =
1nF. Ro dapat ditentukan dengan persamaan (2.21)
(2.21)
0,3
Ro = = 3kΩ
10 − 4
Catu daya yang digunakan adalah ±5V. Berdasarkan persamaan (2.23), fLock dapat
dihitung
± 8 fo
f Lock =
Vcc
± 8 × 100 × 10 3
= = ± 80kHz
10
Frequency Capture yang diinginkan ±40kHz, sehingga dari persamaan (2.24) dapat
diperoleh nilai konstanta waktu yang tergantung pada resistansi τ
f Lock 80 × 10 3
τ= = = 7,958μs
2πf c
2
2π × (40000) 2
Dari persamaan (2.22) τ = R2 × C 2 . Jika R2 = 3,6kΩ maka dapat dicari nilai C2
−6
C2 = τ = 7,958 × 10 = 2,2nF
R2 3600
Rangkaian PLL menggunakan LM 565 ditunjukkan pada Gambar 3.3.

41
Gambar 3.3 Rangkaian PLL
3.2.3 Penggeser Fasa
Integrator dapat digunakan sebagai penggeser fasa sebuah sinyal sinusoidal.
Jika sinyal masukan integrator adalah cos ω c t yang berasal dari Carrier Recovery,
maka berdasarkan persamaan (2.28) keluaran yang dihasilkan oleh integrator
1
CR ∫
vo = − cos ωtdt
1
vo = − sin ωdt
CR
1
vo = − cos(ωt − 90°)dt
CR
42
Karena tegangan keluaran vo yang diperoleh memiliki fasa yang negatif, maka
diperlukan suatu rangkaian inverting agar diperoleh sinyal dengan fasa positif.
Sehingga keluarannya menjadi
1
vo = cos(ωt − 90°)dt
CR
Nilai R dan C pada rangkaian integrator dapat diperoleh dari persamaan (2.27)
perbandingan sinyal keluaran dan masukan yang ingin dicapai adalah satu (unity
gain).
1
M (ω ) =
ωRC
1
1=
2π × R × C
setelah dilakukan penyederhanaan
C × R1 = 1,6 × 10 −6
Nilai kapasitor yang dipilih yaitu 100pF, sehingga nilai resistor R1 diperoleh yaitu 16
kΩ.
Gambar 3.4 Rangkaian Integrator

43
Rangkaian integrator ditunjukkan pada Gambar 3.4. Untuk mencegah timbulnya
ketidakstabilan Op-Am maka pada rangkaian integrator ditambahkan Rf yang
diparalel dengan kapasitor C1. Nilai Rf besarnya yaitu 10Ri, sehingga diperoleh nilai
Rf sebesar 160kΩ.
Keluaran dari integrator akan menjadi masukan rangkaian inverting unity gain
sehingga diperoleh sinyal keluaran seperti Gambar 3.5.
Gambar 3.5 Gelombang keluaran integrator
3.2.4 Product Detector (PD)
Product Detector menggunakan IC MC 1496 yang mempunyai frekuensi
maksimum untuk sinyal pembawa sebesar 500kHz. Gambar 3.6 menunjukkan
rangkaian Product Detector berdasarkan data sheet MC 1496.

44
Gambar 3.6 Rangkaian Product Detector menggunakan MC 1496 [18]
Berdasarkan Gambar 3.6 tegangan masukan sinyal pembawa yang dianjurkan adalah
300mV (rms), sehingga diperlukan pelemahan tegangan.
Arus bias internal MC 1496 diatur pada pin 5. Asumsi arus dinyatakan
berdasarkan persamaan (2.31). Besarnya nilai R5 pada pin 5 berdasarkan persamaan
(2.32) dengan φ = 0.75 pada suhu TA = 25°C dan V = 12V. Besarnya arus I5 pada
MC 1496 sebesar 1mA. Sehingga besarnya R5 adalah
12 V − 0.75
R5 = − 500Ω
1.10 −3
= 10750Ω
45
3.2.5 Low Pass Filter (LPF)
Perancangan akan menggunakan rangkaian filter aktif yang terdiri dari dua
kutub, karena dengan dua kutub sudah dapat melewatkan frekuensi 10 kHz. LPF
digunakan untuk menghilangkan frekuensi 100 kHz dan melewatkan frekuensi
informasi 10 kHz, sehingga digunakan frequency cutoff sebesar 15 kHz . Rangkaian
tapis LPF ternormalisasi ditunjukkan pada Gambar 2.18. Rangkaian tapis LPF aktual
ditunjukkan pada Gambar 3.7.
Gambar 3.7 LPF dua kutub
Perhitungan nilai kapasitor dan resistor menggunakan penskalaan frekuensi
dan impedansi sebagai berikut:
1. Menentukan Kf berdasarkan persamaan (2.16)
2πf c
Kf =
ωr
2π × 15 x10 3
= = 9,42 × 10 4 rad / s
1
46
2. Menentukan Cbasic berdasarkan persamaan (2.18)
Nilai kapasitor ternormalisasi C1 = 1,414 dan C2 = 0,7071
C normalisas i
C basic =
Kf
1 . 414
C 1 basic = = 1 , 5 × 10 − 5 F
9 , 42 × 10 4
0 . 7071
C 2 basic = = 7 , 5 × 10 − 6 F
9 , 42 × 10 4
3. Menentukan K r berdasarkan persamaan (2.17)
R aktual
Kr =
R normalisas i
Raktual = 10 KΩ
10 K
Kr = = 10 × 10 3 rad / s
1
4. Menentukan Caktual berdasarkan persamaan (2.19)
C basic
C aktual =
Kr
1,5 x10 −5
C1aktual = = 1,5nF
10 x103
7,5 x10 −6
C2 aktual = = 750 pF
10 x103
5. Menentukan Raktual dan Rfaktual berdasarkan persamaan (2.20)
Rf aktual = Rf ternormalisai xK r
Rf aktual = 2 x10k = 20 KΩ
47
Hasil simulasi tanggapan frekuensi dari LPF buttterwooth dua kutub ini dapat
dilihat pada Gambar 3.8.
Gambar 3.8 Tanggapan frekuensi LPF
Gambar 3.8 menunjukkan bahwa frekuensi 100 kHz telah dilemahkan
sebesar 33,069 dB, sehingga amplitudonya sangat kecil dan tidak akan
mempengaruhi frekuensi informasi. Frekuensi cut-off yang digunakan 15 kHz,
karena diinginkan pada saat frekuensi 10 kHz penguatan maksimum (0dB).
3.2.6 Komparator
Pada perancangan digunakan tegangan sumber Vcc +5V dan Vee 0V. Hal ini
dilakukan karena keluaran dari komparator selanjutnya akan digunakan sebagai salah
satu rangkaian pemicu untuk gerbang logika, yang membutuhkan tegangan lebih
48
besar dari 2 volt untuk logika 1. Tegangan referensi yang akan digunakan pada
perancangan yaitu 0 volt. Rangkain komparator ditunjukkan pada Gambar 3.9.
Gambar 3.9 Komparator
3.2.7 Bit-Timing Recovery
Bit-timing recovery berfungsi menghasilkan detak (clock) untuk rangkain
PISO. Karena pada Demodulator QPSK terdapat dua data yang paralel ( kanal I dan
kanal Q) sehingga diperlukan perioda detak yang besarnya dua kali lebih cepat dari
perioda informasi. Hal ini dilakukan supaya data dari kanal I tidak bertubrukan
dengan data dari kanal Q. Bit-timing recovery dapat dihubungkan pada salah satu
kanal, misalnya kanal I (inphase) atau kanal Q (quadrature) saja.
3.2.7.1 Komparator
Komparator yang digunakan disini sama dengan komparator yang dirancang
pada 3.2.6. Untuk memudahkan komparator ini disebut komparator timing.

49
3.2.7.2 Tunda waktu (Delay)
Tunda waktu (delay) disini merupakan tunda waktu yang berasal dari
komparator timing. Tunda waktu pada perancangan akan menggunakan rangkaian RC
yang ditunjukkan pada Gambar 3.10.
Gambar 3.10 Rangkaian tunda
Tegangan masukan berasal dari komparotor dengan Vcc 5V dan Vee -5V. Perioda (T)
dari gelombang kotak 0,1ms. Delay time yang ingin dicapai 0,025ms sedangkan
tegangan keluaran yang ingin dicapai 1V. Sehingga dari persamaan (2.34) diperoleh
−t
Vout = Vin (1 − e τ
)
− 0.025 m
1 = 5(1 − e τ
)
0 , 025 m
1 = 1 − e− τ
5
− 0 , 025 m
e τ
=4
5
− 0,025m
τ = ln 0,8
50
− 0,025m
τ= = 0,112m
− 0,223
Dari persamaan (2.35) dengan C = 12nF, maka diperoleh
R =τ
C
−3
= 0,112 × 10 = 9,336 kΩ
12 × 10 −9
Keluaran dari tunda waktu (delay) akan dimasukkan ke dalam rangkaian komparator
agar didapatkan sinyal kotak sehingga dapat menjadi masukan gerbang XOR. Hasil
simulasi ditunjukkan pada Gambar 3.11. Tunda waktu yang ingin dicapai tidak
melebihi 1 bit data. Hal ini dilakukan agar data tidak hilang.
Gambar 3.11 Simulasi tunda waktu
3.2.7.3 Gerbang XOR
Gerbang XOR ini mendapat masukan dari keluaran komparator timing dan
tunda waktu yang sedemikian rupa sehingga akan menghasilkan perioda yang dua
kali lebih cepat dari perioda masukannya. IC yang akan digunakan yaitu 74LS86.
51
3.2.7.4 PLL
Keluaran dari XOR akan menjadi masukan bagi PLL, frekuensi yang ingin
dicapai 20kHz. Adapun perancangannya berdasarkan persamaan (2.21 sampai 2.24).
Berdasarkan persamaan (2.21) dan dari data sheet dapat diperoleh nilai Co = 0.01µF
(dari data sheet), sehingga
0,3
Ro = = 1,5kΩ
2 × 10 − 4
Catu daya yang digunakan adalah ±5V. Berdasarkan persamaan (2.23), fLock dapat
dihitung
± 8 fo
f Lock =
Vcc
± 8 × 20 × 10 3
= = ± 16kHz
10
Frequency Capture yang diinginkan ±1000Hz, sehingga dari persamaan (2.24) dapat
diperoleh nilai konstanta waktu yang tergantung pada resistansi τ
f Lock 16 × 10 3
τ= = = 2,55ms
2π × f c
2
2π × (1000) 2
Berdasarkan persamaan (2.22) τ = R2 × C 2 . Jika R2 = 3,6kΩ maka nilai C2
−3
C2 = τ = 2,55 × 10 = 707,36nF
R2 3600
Gambar 3.12 merupakan rangkaian PLL menggunakan LM 565.

52
Gambar 3.12 Rangkaian PLL
3.2.8 Paralell in Serial Out (PISO)
Rangkaian PISO dalam perancangan menggunakan register D flip-flop seperti
pada Gambar 3.13.

D1
VCC W/S
U1
J1 Q1
CLK1
PRN1
CLRN1
NAND2 U2
K1 QN1
J2 Q2
CLK2
PRN2
NAND2 U4
CLRN2
K2 QN2
U6
7476
NAND2
U3
D0
U7
INV
NAND2
D1 Q1
CLK CLK1 QN1

PRN1
CLR CLRN1
D2 Q2 OUT
CLK2 QN2
PRN2
CLRN2
U5
7474
Gambar 3.13 PISO menggunakan D flip-flop

53
Langkah awal dimulai dengan sinyal kendali reset, sehingga semua keluaran Q akan
menjadi nol. Kemudian data yang masuk D0 dan D1 dimasukkan secara bersamaan
(paralel input) ke flip-flop D. Data D0 sebagai LSB (least significant bit) dan D1
sebagai MSB (most significant bit).
Masukan W/S (WRITE/SHIFT) merupakan kondisi yang menunjukkan flip-
flop D menulis atau menggeser. Jika logika masukan yang digunakan rendah
(Low=0), maka flip-flop D pada kondisi menulis (WRITE) dan data akan masuk.
Data akan digeser (SHIFT) ketika kondisi masukan W/S logika tinggi (High=1).
Setiap kali flip-flop menanggapi, akan terjadi pergesaran satu posisi ke kanan.
Gambar 3.14 merupakan hasil simulasi PISO.
Context SignalValue0ns 500ns 1000ns 1500ns 2000ns 2500ns 3000ns 3500ns 4000ns 4500ns 5000ns
SCHEMATIC1 CLK '0'

SCHEMATIC1 CLR '1'
SCHEMATIC1 D0 '1'
SCHEMATIC1 D1 '1'
SCHEMATIC1 OUT '1'
SCHEMATIC1 VCC '1'
SCHEMATIC1 W/S '0'
Gambar 3.14 Bentuk gelombang rangkaian PISO
Dari bentuk gelombang PISO pada Gambar 3.14 dapat dilihat bahwa detak
W/S dihasilkan dari detak flip-flop D yang saat picuan naik. W/S diperoleh dengan
54
menggunakan flip-flop JK yang diberi masukan 1 (high) pada J dan K, sehingga
diperoleh keadaan toogle. Data Q dan I akan masuk ke dalam D0 dan D1. Saat W/S
berada pada logika rendah ke tinggi, data D0 dan D1 akan digeser (SHIFT), sekaligus
data D0 keluar. Pada detak berikutnya (picuan naik), data D1 yang dikeluarkan.
Sehingga dihasilkan data seri D1, D0 .

55
BAB IV
HASIL dan PEMBAHASAN
Pengujian alat diperoleh dengan menggunakan osiloskop digital, osiloskop
analog pada pengamatan frekuensi free-running, dan AFG ( Audio Function
Generator) sebagai masukan pada beberapa pengujian tiap blok.
4.1 Perangkat Keras Hasil Perancangan
Perangkat keras hasil perancangan yaitu sebuah modul Demodulator QPSK.
Perangkat keras dapat dilihat pada Gambar 4.1. Di dalam perangkat keras modul
Demodulator QPSK tersebut terdapat power supply sehingga tidak diperlukkan
supply dari luar. Modul ini dilengkapi dengan test point pada tiap-tiap blok sistem,
hal ini dilakukan untuk mempermudah pengguna dalam mengamati proses
demodulasi QPSK.
Modul Demodulator QPSK terbagi menjadi beberapa bagian yaitu band pass
filter, Carrier Recovery, pengeser fasa, Product Detector, low pass filter, komparator,
bit-timming recovery, dan PISO. Bagian-bagian tersebut dapat dilihat pada Gambar
4.2
56
Gambar 4.1 Modul Demodulator QPSK
Gambar 4.2 Bagian-bagian Demodulator QPSK
4.2 Analisis Demodulator QPSK secara keseluruhan
Pengujian ini dilakukan dengan menggunakan dua metode, yaitu yang
pertama adalah menggunakan sinyal pembawa yang berasal dari modulator QPSK,
dan yang kedua dengan menggunakan sinyal pembawa hasil dari Carrier Recovery.
57
4.2.1 Menggunakan Sumber Sinyal Pembawa dari Modulator QPSK
Pengujian Demodulator QPSK ini dilakukan dengan mekanisme seperti pada
Gambar 4.3
Gambar 4.3 Pengujian dengan sinyal pembawa dari modulator QPSK
Sinyal pembawa pada pengujian ini tidak diperoleh dari blok Carrier Recovery, tetapi
berasal dari sinyal pembawa pada modulator QPSK. Hal ini dilakukan untuk
mengetahui bahwa urutan data pada modulator QPSK sama dengan urutan data pada
Demodulator QPSK.
Dengan pengujian seperti pada Gambar 4.3, sinyal pembawa dari modulator
QPSK dapat sinkron dengan sinyal pembawa dari Demodulator QPSK. Hal ini terjadi
karena sinyal pembawa dari modulator QPSK dan Demodulator QPSK berasal dari
sumber yang sama yaitu dari osilator yang terdapat pada modulator QPSK.
Pada Gambar 4.4 dapat dilihat sinyal keluaran dari Product Detector kanal I.
Sinyal yang dibandingkan adalah sinyal single side band dengan sinyal keluaran dari
PD. Pada dasarnya, pengambilan data ini menggunakan osiloskop yang mempunyai
tiga probe, yaitu untuk mengukur sinyal pembawa, sinyal termodulasi , dan sinyal
keluaran PD. Pertama, sinyal pembawa dengan sinyal termodulasi dibandingkan

58
sehingga dapat diketahui fasa dari sinyal termodulasi tersebut. Kemudian pada saat
yang bersamaan hasil perkalian PD diamati sehingga dapat diketahui yang terdeteksi
pada PD. Karena keterbatasan alat ukur, maka digunakan metode membandingkan
dengan teori pada Bab II.
Gambar 4.4 Sinyal SSB [CH1] dan keluaran PD kanal I [CH2]
Gambar 4.4 menunjukan pengaruh sinyal termodulasi terhadap sinyal
keluaran pada PD kanal I. Perubahan fasa yang ditunjukkan pada label A, B, dan C,
akan berpengaruh terhadap perubahan amplitudo keluaran PD kanal I (lihat label A’,
B’, C’), setelah melalui komparator (lihat Gambar 4.5) dapat terlihat perubahan nilai
dari logika tinggi ke rendah (lihat label A’ Gambar 4.5) ataupun perubahan nilai dari
rendah ke tinggi (lihat label B’). Sedangkan perubahan fasa yang ditunjukkan oleh
label A1 dan B1, tidak menyebabkan perubahan nilai PD (lihat label A1’dan B1’),
misalnya ketika nilai memiliki logika rendah meskipun ada perubahan fasa pada
59
sinyal termodulasi, hasil komparator akan tetap berlogika rendah (lihat label A’
Gambar 4.5).
Hal ini sesuai dengan tabel kebenaran pada Tabel 2.1. Fasa 45° akan dideteksi
sebagai logika 0, fasa 135° sebagai logika 0, fasa -135° akan dideteksi sebagai logika
1 dan fasa -45° akan dideteksi sebagai logika 1.
Gambar 4.5 Sinyal keluaran PD [CH1] dan komparator kanal I [CH2]
Frekuensi dari sinyal informasi kanal I berdasarkan Gambar 4.5 yaitu sebesar
t = T 2 − T1 = (98,5 × 10 −6 ) − ( −303,1 × 10 −6 )
= 401,6 × 10 − 6
frekuensi satu gelombang = 1 1

t = = 2490 Hz
401,6 × 10 −6
Karena satu gelombang dalam hal ini memuat empat bit data maka
frekuensi satu bit data = 1 1

t = = 9960,2 Hz
100,4 × 10 −6
60
Prosentase error dari frekuensi satu gelombang sinyal informasi hasil Demodulator
QPSK di banding dengan frekuensi satu gelombang sinyal informasi pada modulator
2500 − 2490
QPSK yaitu sebesar x100% = 0,4% . Sedangkan prosentase error dari
2500
10000 − 9960,2
frekuensi satu bit yaitu sebesar x100% = 0,39% .
10000
Gambar 4.6 menunjukan perbandingan antara sinyal informasi dari modulator
QPSK yang diambil dari SIPO kanal I dengan sinyal informasi dari demodulator yang
diambil dari komparator kanal I.
Gambar 4.6 Perbandingan sinyal informasi modulator-demodulator kanal I
Berdasarkan Gambar 4.6 terlihat bahwa sinyal informasi pada Demodulator QPSK
[CH2] tertunda sebesar 66,5µS dari modulator QPSK. Hal ini disebabkan karena
banyaknya proses modulasi-demodulasi yang harus dilewati untuk menghasilkan
suatu sinyal informasi, sehingga terdapat tunda waktu. Keterangan tunda waktu pada
masing-masing sistem lebih jelasnya dapat dilihat pada lampiran 2 dan 3.

61
Sedangkan pada kanal Q, sinyal keluaran PD untuk kanal Q dapat dilihat pada
Gambar 4.7.
Gambar 4.7 Sinyal termodulasi [CH1] dan keluaran PD kanal Q [CH2]
Perubahan fasa yang ditunjukkan pada label X, Y, dan Z, akan berpengaruh
terhadap perubahan nilai PD kanal Q (lihat label X’, Y’, Z’), setelah melalui
komparator ( lihat Gambar 4.8) dapat terlihat perubahan nilai dari logika rendah ke
logika tinggi (lihat label X’ dan Z’ Gambar 4.8) ataupun dari logika tinggi ke logika
rendah (lihat label Y’ Gambar 4.8).
Perubahan fasa yang ditunjukkan oleh label X1 dan Y1 tidak menyebabkan
perubahan nilai PD (lihat label X1’dan Y1’), misalnya ketika nilai memiliki logika
tinggi meskipun ada perubahan fasa pada sinyal termodulasi, hasil komparator akan
tetap berlogika tinggi (lihat label X1’ Gambar 4.8).

62
Gambar 4.8 Komparator kanal Q [CH1] dan PD kanal Q [CH2]
Hal ini sesuai dengan tabel kebenaran pada Tabel 2.1. Fasa -45° akan
dideteksi sebagai logika 1, fasa 45° sebagai logika 1, fasa 135° akan dideteksi
sebagai logika 0 dan fasa -135° akan dideteksi sebagai logika 0.
Frekuensi dari sinyal informasi kanal Q berdasarkan Gambar 4.8 yaitu sebesar
t = T 2 − T 1 = (188 × 10 −6 ) − ( −213,6 × 10 −6 )
= 401,6 × 10 − 6
frekuensi satu gelombang = 1 1

t = = 2490 Hz
401,6 × 10 −6
Karena satu gelombang dalam hal ini memuat empat bit data maka
frekuensi satu bit data = 1 1

t = = 9960,2 Hz
100,4 × 10 −6
Prosentase error dari frekuensi satu gelombang sinyal informasi hasil
Demodulator QPSK dibanding dengan frekuensi satu gelombang sinyal modulator

63
2500 − 2490
QPSK yaitu sebesar x100% = 0,4% . Sedangkan prosentase error dari
2500
10000 − 9960,2
frekuensi satu bit yaitu sebesar x100% = 0,39% .
10000
Gambar 4.9 menunjukan perbandingan sinyal informasi antara modulator
yang diambil dari SIPO kanal Q dengan demodulator yang diambil dari keluaran
komparator kanal Q.
Gambar 4.9 Perbandingan sinyal informasi modulator-demodulator kanal Q
Berdasarkan Gambar 4.9 terlihat bahwa sinyal informasi pada Demodulator QPSK
[CH2] tertunda sebesar 71,6µS dari modulator QPSK. Hal ini disebabkan karena
banyaknya proses modulasi-demodulasi yang harus dilewati untuk menghasilkan
suatu sinyal informasi, sehingga terdapat tunda waktu. Keterangan tunda waktu pada
masing-masing sistem lebih jelasnya dapat dilihat pada lampiran 2 dan 3.
Sinyal informasi dari kanal I dan Q yang berupa data paralel akan
digabungkan, sehingga menjadi data serial dengan memasukkan kedua data tersebut
64
kedalam sistem PISO. Hasil keluaran PISO dapat dilihat pada Gambar 4.10. Urutan
data pada Demodulator QPSK yaitu 01, 11, 10, 00.
Gambar 4.10 Keluaran sistem PISO
Gambar 4.11 Perbandingan data serial modulator-demodulator
Sedangkan Gambar 4.11 menunjukan perbandingan data serial antara modulator
dengan demodulator. Data serial pada Demodulator QPSK [CH2] tertunda sebesar
176,4µS. Hal ini disebabkan karena banyaknya proses modulasi-demodulasi yang
harus dilewati untuk menghasilkan suatu data paralel, sehingga terdapat tunda waktu.
65
Keterangan tunda waktu pada masing-masing sistem lebih jelasnya dapat dilihat pada
lampiran 2 dan 3.
Kecepatan data dari sistem QPSK ini dapat dilihat pada Gambar 4.12.
Banyaknya waktu yang dibutuhkan untuk mengirimkan dua bit data dalam sistem ini
yaitu sebesar 102,3µS.
Gambar 4.12 Sinyal termodulasi [CH1] dan Sinyal keluaran PISO [CH2]
102,3μS
Sehingga satu bit data memerlukan waktu sebesar = 51,15μS . Kecepatan
2
1 1
satu bit data yaitu = = 19,55kpbs . Prosentase error apabila dibandingkan
t 51,15μs
20000 − 19550
dengan perancangan yaitu sebesar x100% = 2,5% .
20000
66
4.2.2 Menggunakan Sumber Sinyal Pembawa dari Carrier Recovery
Pengujian Demodulator QPSK ini dilakukan dengan mekanisme seperti pada
Gambar 4.13
Gambar 4.13 Pengujian dengan sinyal pembawa dari Carrier Recovery
Sinyal pembawa pada pengujian ini menggunakkan sinyal pembawa dari
Carrier Recovery. Setelah sistem digabungkan, ternyata Carrier Recovery tidak dapat
bekerja sesuai dengan yang diharapkan, karena sinyal pembawa tersebut selalu
berubah-ubah fasanya. Berdasarkan pengamatan diperoleh bahwa Carrier Recovery
pada Demodulator QPSK tidak sinkron dengan sinyal pembawa dari modulator
QPSK. Hal ini ditunjukkan pada Gambar 4.14 dan Gambar 4.15. Data yang diambil
untuk pengujian Carrier Recovery yaitu sebanyak dua kali, dalam dua kali
pengambilan data ini terdapat dua kali perubahan fasa pada sinyal Carrier Recovery.
67
Gambar 4.14 Sinyal keluaran Carrier Recovery pada pengambilan ke-1
Gambar 4.15 Sinyal keluaran Carrier Recovery pada pengambilan ke-2
Perbedaan fasa antara sinyal pembawa dari modulator QPSK pada CH1 dan sinyal
Carrier Recovery pada CH2, berdasarkan Gambar 4.14 yaitu sebesar
t (1,6 × 10 −6 ) − (0,2 × 10 −6 )
× 360 o = −6 −6
× 360 o = 49,9 o
T (0,2 × 10 ) − (10,3 × 10 )
68
Sedangkan berdasarkan Gambar 4.15 yaitu sebesar
t (−6,2 × 10 −6 ) − (−2,1 × 10 −6 )
× 360 o = × 360 o = 141,92 o
T (−6,2 × 10 −6 ) − (4,2 × 10 −6 )
Untuk menunjukan bahwa ternyata sinyal Carrier Recovery tidak sinkron
dengan sinyal pembawa pada modulator QPSK dapat dilihat dengan perbandingan
sinyal SSB sebagai masukan demodulator, dengan sinyal keluaran Carrier Recovery
yang ditunjukan pada Gambar 4.16.
Gambar 4.16 Perbandingan sinyal SSB dengan sinyal Carrier Recovery
Saat terjadi perubahan fasa sinyal termodulasi pada Gambar 4.16, sinyal keluaran
Carrier Recovery tidak sinkron ( tidak sefasa) dengan sinyal termodulasi. Hal ini
disebabkan karena PLL pada Carrier Recovery tidak dapat mengunci sinyal ketika
terjadi perubahan fasa.

69
Dampak dari Carrier Recovery ini menyebabkan PD keliru mendeteksi fasa.
Untuk kanal I, hal ini dapat dilihat pada Gambar 4.17.
Gambar 4.17 Sinyal SSB dan Keluaran PD I
Gambar 4.18 Sinyal keluaran komparator kanal Idan sinyal keluaran PD kanal I
Perubahan fasa yang ditunjukkan pada label A, B, dan C, Gambar 4.17 akan
berpengaruh terhadap perubahan nilai PD kanal I (lihat label A’, B’, C’), tetapi
perubahan nilai PD terjadi pada setiap perubahan fasa. Setelah melalui komparator
70
(lihat Gambar 4.18) dapat terlihat sinyal informasi berlogika 1, logika 0 diperoleh
hanya pada saat terjadi perubahan fasa sinyal termodulasi saja. Hal ini terjadi karena
Carrier Recovery tidak dapat mengunci frekuensi saat terjadi perubahan fasa.
Kesalahan pendeteksian juga terjadi pada kanal Q yang ditunjukkan pada
Gambar 4.19.
Gambar 4.19 Sinyal SSB dan Keluaran PD Q
Perubahan fasa yang ditunjukkan pada label X, Y, dan Z, Gambar 4.19 akan
berpengaruh terhadap perubahan nilai PD kanal Q (lihat label X’, Y’, Z’), tetapi
perubahan nilai PD terjadi hanya pada setiap perubahan fasa. Setelah melalui
komparator (lihat Gambar 4.20) dapat terlihat sinyal informasi berlogika 0, logika 1
diperoleh hanya pada saat terjadi perubahan fasa sinyal termodulasi saja. Hal ini
terjadi karena Carrier Recovery tidak dapat mengunci frekuensi saat terjadi
perubahan fasa.
71
Gambar 4.20 Komparator kanal Q [CH1] dan sinyal keluaran PD kanal Q [CH2]
Secara matematis, kekeliruan pada Carrier Recovery dapat menyebabkan
kesalahan pendeteksian sinyal informasi. Sebagai contoh, pada saat sinyal
termodulasi mempuyai fasa 45°, dan fasa sinyal pembawa juga bernilai 45°
berdasarkan persamaan 2.9 diperoleh
Saat digunakkan penggeser fasa 90° pada kanal Q

72
Dari perhitungan, dapat diketahui bahwa apabila sinyal termodulasi dengan
fasa 45° yang mempunyai amplitudo 1Vpp dikalikan dengan sinyal pembawa dengan
fasa 45° yang mempunyai amplitudo 1Vpp, maka setelah di tapis dengan LPF akan
menghasilkan tegangan DC sebesar 0,5 V. Sedangkan untuk sinyal pembawa yang
digeser 90°, akan menghasilkan tegangan DC sebesar 0 V. Sehingga apabila nilai-
nilai tegangan tersebut dimasukkan ke dalam komparator akan menghasilkan
tegangan 5V (logika 1) dan 0V (logika 0).
Apabila perhitungan ini dilakukan juga untuk fasa 135°,-135° dan -45°. Maka
akan diperoleh hasil seperti pada Tabel 4.1.
Tabel 4.1 Hasil perhitungan Kanal I dan Q
Fasa Logika kanal I Logika kanal Q

45 1 0
135 1 0
225 1 0
315 1 0
Dari hasil perhitungan tersebut, maka dapat diketahui bahwa sistem Carrier Recovery
dengan menggunakkan rangkaian seperti pada perancangan tidak dapat bekerja
dengan baik.
Keluaran PISO dapat dilihat pada Gambar 4.21 yang menunjukkan bahwa
data pada demodulator tidak sama dengan data pada modulator QPSK dan selalu
berubah-ubah. Data pada Modulator QPSK yaitu 01, 11, 10, 00. Satu data berisi dua
bit masing-masing sebesar 100 μS, sehingga berdasarkan Gambar 4.21 data yang
terbaca yaitu 01, 01, 11, 01.

73
Gambar 4.21 Keluaran PISO
4.3 Analisis Sinyal Pada Tiap Blok
Analisis ini bertujuan untuk menguji kinerja sistem pada tiap-tiap blok
Demodulator QPSK.
4.3.1 Band Pass Filter
Pengujian ini bertujuan untuk mengetahui bandwith dari BPF dengan
memberikan frekuensi masukan dari rentang 30kHz sampai dengan 230kHz. Data
pengamatan hasil pengujian filter diperoleh dengan melakukan pengukuran tegangan
masukan filter (Vin) dan tegangan keluaran filter (Vout). Frekuensi pusat ditentukan
saat Av = 1 dan frekuensi cutoff ditentukan saat Av = 0,707 dari penguatan
maksimum. Hasil yang diperoleh ditunjukkan pada Tabel 4.2.

74
Tabel 4.2 Data Pengukuran BPF
Tegangan Frekuensi Tegangan AV dB

masukan masukan keluaram
(Vpp) (kHz) (Vpp)
1 34,8 0,1 0,1 -20

1 54,9 0,2 0,2 -13,97
1 64,9 0,3 0,3 -10,46
1 71,2 0,4 0,4 -7,96
1 75,6 0,5 0,5 -6,02
1 78,9 0,6 0,6 -4,44
1 81,5 0,7 0,7 -3,1
1 83,8 0,8 0,8 -1,94
1 86,4 0,9 0,9 -0,91
1 90,8 1 1 0
1 94,5 0,9 0,9 -0,91
1 97,3 0,8 0,8 -1,94
1 100,1 0,7 0,7 -3,1
1 103,6 0,6 0,6 -4,44
1 107,7 0,5 0,5 -6,02
1 114,3 0,4 0,4 -7,96
1 125,1 0,3 0,3 -10,46
1 148,4 0,2 0,2 -13,97
1 229,1 0,1 0,1 -20
Dari Tabel 4.2 terlihat bahwa frekuensi pusat sebesar 90,8 kHz dan frekuensi
cutoff filter sebesar 81,5 kHz dan 101 kHz.Hasil pengukuran dapat dibuat dalam
bentuk grafik tanggapan frekuensi BPF seperti ditunjukkan pada Gambar 4.22.
75
Grafik BPF
0
10 100 1000
-5
Av (dB)
-10
-15
-20
-25
Frekuensi masukan (kHz)
Gambar 4.22 Grafik BPF
Perancangan menentukan frekuensi pusat yang diharapkan adalah 90kHz
dengan LSB 80 kHz dan USB 100kHz. Prosentase error frekuensi pusat rangkaian
filter sebesar
90000 − 90800
x100% = 0,889%
90000
Prosentase error frekuensi LSB sebesar
80000 − 81500
x100% = 1,875%
80000
Prosentase error frekuensi USB sebesar
100000 − 100100
x100% = 0,1% .
100000
Bandwith pada perancangan yaitu sebesar 20 kHz, dari data dari tabel 4.2 dapat
diketahui bandwith sistem BPF berdasarkan persamaan 2.14 sebesar BW = f h − f l

76
= 101kHz − 81,5kHz = 19,5kHz
20000 − 19500
Prosentase error bandwith sebesar x100 % = 2,5%
20000
Faktor kualitas berdasarkan persamaan 2.15 yaitu
fo 90,8kHz
Q= = = 4,65
BW 19,5kHz
Faktor kualitas pada perancangan yaitu 4, sehingga Prosentase error faktor kualitas
4 − 4,65
sebesar x100% = 16,25%
4
Dengan prosentase error yang dihasilkan, rangkaian filter masih dapat bekerja
sesuai perancangan, meskipun tidak tepat pada frekuensi cutoff yang dirancang..
Pengujian Carrier Recovery bertujuan mendapatkan data mengenai tingkat
keakuratan frekuensi carrier. Data pengamatan hasil pengujian Carrier Recovery
diperoleh dengan melakukan pengukuran frekuensi masukan (fin) dan frekuensi
keluaran (fout). Hasil pengukuran ditunjukkan pada Gambar 4.23.
Frekuensi masukan berdasarkan Gambar 4.23 dapat dihitung
T = (−9,3 × 10 −6 ) − (0,7 × 10 −6 ) = −10 × 10 −6
1 1
f = = = 100 kHz .
T (
10 × 10 − 6 )
77
Gambar 4.23 Sinyal dari AFG [CH1]dan sinyal keluaran PLL kaki 9 [CH2]
Sinyal masukan dan sinyal keluaran PLL kaki 9 mempunyai perbedaan fasa yaitu
t (−4,8 × 10 −6 ) − (−9,3 × 10 −6 )
sebesar × 360o = −6
× 360o = −162o = 198o
T − 10 × 10
Karena fasa yang dibutuhkan adalah fasa yang berbeda 90° dari sinyal
masukan, maka diperlukkan penggeser fasa 90° menggunakkan rangkaian integrator.
Hal tersebut dapat dilihat pada Gambar 4.24.
Gambar 4.24 Keluaran Penggeser fasa 1

78
Dari Gambar 4.24 terdapat perbedaan fasa antara sinyal keluaran PLL kaki 9
pada CH2 dengan sinyal keluaran integrator pada CH1 yaitu sebesar
t (−14,4 × 10 −6 ) − (−11,4 × 10 −6 )
× 360 o = × 360 o = 95,57 o
T (−11,4 × 10 −6 ) − (−0,1 × 10 −6 )
Prosentase error dari perbedaan fasa sebesar
90 − 95,57
x100% = 6,1% .
90
Berdasarkan pengamatan, jika PLL diberi masukkan 40 kHz sampai 97,5 kHz,
maka sinyal keluaran PLL ada pada kondisi free-running. Begitu pula pada frekuensi
diatas 115,3 kHz. Kondisi free-running dapat dilihat pada Gambar 4.25
Ket. A merupakan sinyal masukkan PLL

B merupakkan sinyal keluaran PLL pada
Kondisi free-running
Gambar 4.25 Keluaran PLL pada kondisi free-running
Data yang diperoleh dari pengukuran PLL ditunjukkan pada Tabel 4.3
Tabel 4.3 pengukuran PLL
Frekuensi pada Frekuensi hasil Prosentase

perancangan (kHz) pengukuran (kHz) error(%)
fL1 20 62,1 210,5
fC1 60 66 10
fC2 140 105,8 24,44
fL2 180 113,9 36,72
79
Gambar 4.26 Sinyal keluaran PLL pada kondisi capture
Frekuensi masukan pada Gambar 4.26 dapat dihitung
1 1
f = Hz = Hz = 98,04kHz
(T ) (
5,1× (2 x10 −6 ))
sedangkan frekuensi keluaran sebesar
1 1
f = Hz = Hz = 98,04kHz
(T ) (
5,1 × (2 x10 −6 ))
Gambar 4.26 menunjukkan perbedaan fasa antara sinyal masukan dan sinyal
keluaran. Perbedaan fasa dapat dihitung :
t −T (1,3 × 10 −6 ) − (5,1 × 10 −6 )
× 360 o = −6
× 360 o = −91,76 o .
T 5,1 × 10
90 − 91,76
Prosentase error pergeseran fasa dalah x100% = 1,95% .
90
Dengan prosentase error pada rangkaian PLL dapat dilihat bahwa rangkaian
PLL tidak bekerja sesuai perancangan.

80
4.3.3 Pengeser Fasa
Pengukuran geser fasa bertujuan untuk mengetahui pergeseran fasa sebesar
90º. Penggeseran fasa menggunakan rangkaian integrator. Gambar 4.27 menunjukkan
sinyal keluaran geser fasa.
Gambar 4.27 Sinyal keluaran geser fasa.
Perbedaan fasa antara sinyal masukan pada CH2 dengan sinyal keluaran pada
CH1 Gambar 4.27 dapat dihitung yaitu:
t (−2,5 × 10 −6 ) − (0,1 × 10 −6 )
× 360 o = −6 −6
× 360 o
T (−10 × 10 ) − (0,1 × 10 )
= 90,89 o
Prosentase error rangkaian penggeser fasa adalah
90 − 90,89
x100% = 1%
1000
Dengan prosentase error 1% rangkaian penggeser fasa dapat bekerja sesuai dengan
perancangan.
81
4.3.4 Product Detector
Pengujian Product Detector (PD) ini menggunakkan sinyal termodulasi dari
balance modulator dan sinyal pembawa pada balance modulator (BM). Sinyal
keluaran pada Product Detector kanal I dapat dilihat pada Gambar 4.28.
Gambar 4.28 Sinyal keluaran BM dan keluaran PD kanal I
Dari Gambar 4.28 dapat dilihat bahwa tiap terjadi perubahan fasa pada sinyal
termodulasi, akan mempengaruhi sinyal keluaran dari PD. Pada saat terjadi
perubahan fasa pada label A, terjadi perubahan amplitudo pada PD dari rendah ke
tinggi (lihat label A’). Saat terjadi perubahan fasa pada label B, terjadi perubahan
amplitudo dari tinggi ke rendah (lihat label B’). Sedangkan sinyal keluaran PD pada
kanal Q dapat dilihat pada Gambar 4.29.

82
Gambar 4.29 Sinyal keluaran BM dan keluaran PD kanal Q
Dari Gambar 4.29 dapat dilihat bahwa pada saat terjadi perubahan fasa pada label A,
terjadi perubahan amplitudo pada PD dari rendah ke tinggi (lihat label A’). Begitu
pula saat terjadi perubahan fasa pada label B, terjadi perubahan amplitudo dari tinggi
ke rendah (lihat label B’).
Product Detector dapat bekerja dengan baik, hal ini dapat dilihat setelah
dilakukan pengujian dengan tambahan sistem LPF dan komparator. Sinyal informasi
pada balance modulator sama dengan keluaran komparator PD. Hal ini dapat dilihat
pada Gambar 4.30.

83
Gambar 4.30 PD dan komparator
4.3.5 Low Pass Filter
Pengujian ini bertujuan untuk mengetahui bandwith dari LPF dengan
memberikan frekuensi masukan dari rentang 1 kHz sampai dengan 31,1 kHz.. Data
pengamatan hasil pengujian filter diperoleh dengan mengukur tegangan masukan
(Vin) dan tegangan keluaran (Vout). Frekuensi cut-off ditentukan saat Av = 0,707. Pada
sistem demodulator ini terdapat dua filter LPF yang identik pada kanal I dan Q.
Untuk kanal I diperoleh frekuensi cut-off sebesar 15,2kHz. Hasil pengukuran
LPF kanal I ditunjukkan pada Tabel 4.4

84
Tabel 4.4 Data Pengukuran LPF kanal I
Tegangan masukan Frekuensi masukan Tegangan keluaran Av Av

(Vpp) (kHz) (Vpp) (dB)
0,4 1 0,4 1 0
0,4 2 0,4 1 0
0,4 3 0,4 1 0
0,4 4 0,4 1 0
0,4 5 0,4 1 0
0,4 6 0,4 1 0
0,4 7,3 0,4 1 0
0,4 11,4 0,35 0,875 -1,16
0,4 13,2 0,32 0,8 -1,94
0,4 15,2 0,28 0,7 -3,1
0,4 18,7 0,22 0,55 -5,19
0,4 20,1 0,2 0,5 -6,02
0,4 24,3 0,15 0,375 -8,52
0,4 30,1 0,1 0,25 -12
Hasil pengukuran pada Tabel 4.4 dapat dibuat dalam bentuk grafik tanggapan
frekuensi LPF kanal I yang ditunjukkan pada Gambar 4.31.
Grafik LPF kanal I
0
1 10 100
-3 15,2
Av (dB)
-6
-9
-12
-15
Gambar 4.31 Grafik LPF kanal I
Sedangkan untuk kanal Q hasil pengamatan menunjukkan frekuensi cut-off
sebesar 15,5 kHz. Hasil pengukuran LPF kanal Q ditunjukkan pada Tabel 4.4
85
Tabel 4.4 Data Pengukuran LPF kanal Q
Tegangan masukan Frekuensi masukan Tegangan keluaran Av Av

(Vpp) (kHz) (Vpp) (dB)
0,4 1 0,4 1 0
0,4 2 0,4 1 0
0,4 3 0,4 1 0
0,4 4 0,4 1 0
0,4 5 0,4 1 0
0,4 6 0,4 1 0
0,4 7,5 0,4 1 0
0,4 11,6 0,35 0,875 -1,16
0,4 13,7 0,32 0,8 -1,94
0,4 15,5 0,28 0,7 -3,1
0,4 18,6 0,22 0,55 -5,2
0,4 19,98 0,2 0,5 -6,02
0,4 24,1 0,15 0,375 -8,52
0,4 31,1 0,1 0,25 -12
Hasil pengukuran pada Tabel 4.4 dapat dibuat dalam bentuk grafik tanggapan
frekuensi LPF yang ditunjukkan pada Gambar 4.32
Grafik LPF kanal Q
0
1 10 100
-3 15,5
Av (dB)
-6
-9
-12
-15
Gambar 4.32 Grafik LPF kanal Q
Pada perancangan frekuensi cut-off yang diinginkan sebesar 15kHz, sehingga
dari data diatas diperoleh prosentase error untuk LPF kanl I yaitu sebesar
86
15000 − 15200
x100% = 1,3% , sedangkan prosentase error untuk LPF kanal Q yaitu
15000
15000 − 15500
sebesar x100% = 3,33% .
15000
Dengan prosentase yang diperoleh, rangkaian filter masih dapat bekerja sesuai
dengan perancangan, yaitu melewatkan frekuensi rendah saja. Filter dirancang untuk
dapat melewatkan frekuensi rendah hingga 10kHz.
4.3.6 Komparator
Pengujian komparator ini menggunakan sinyal masukan pada rangkaian
inverting, dan tegangan referensi pada masukan non-inverting. Tegangan refensi
diatur sedemikian rupa sehingga apabila terdapat sinyal masukan yang mempunyai
tegangan lebih besar dari tegangan referensi, keluaran komparator berlogika tinggi
(5V), begitu pula saat sinyal masukkan kebih kecil dari tegangan referensi, keluaran
komparator berlogika rendah(0V). Hal ini dapat dilihat pada Gambar 4.33 dan 4.34 .
Gambar 4.33 PD dengan Vref Gambar 4.34 Keluaran komparator

87
4.3.7 Bit-timing Recovery
Bit-timing recovery digunakan untuk menghasilkkan clock pada PISO. Sinyal
masukkan pada sistem bit-timing recovery yaitu sebesar 2,5kHz yang berasal dari
AFG. Bit-timing recovery ini terdiri dari rangkaian tunda, XOR, dan PLL.
Rangkaian tunda RC pada Gambar 4.35 menghasilkan amplitudo sebesar 3,2
Vpp. Rangkaian tunda akan menjadi masukan untuk rangkaian komparator sehingga
nantinya akan menghasilkan sinyal digital yang tergeser dari sinyal masukannya.
Gambar 4.35 Sinyal tunda
Gambar 4.36 memperlihatkan proses terbentuknya pemicu untuk PLL yang berfungsi
agar sinyal pendetak dapat sinkron dengan data.. Picuan pada Gambar 4.36 sebesar
52μS yang dihasilkan dari keluaran XOR. Prosentase error picuan dibandingkan
25μS − 52 μS
dengan perancangan yaitu x100% = 108% . Namun demikian sistem ini
25μS
masih dapat bekerja dengan baik, yaitu menghasilkan sinyal detak yang sinkron
dengan datanya.
88
Gambar 4.36 Sinyal picu
4.3.8 PISO
Pengujian PISO ini dilakukan dengan mengunakan masukan AFG, yang
berupa sinyal digital. Sinyal masukan terdiri dari dua data digital D0,D1. Dari
1 1
Gambar 4.37 frekuensi data D0 yaitu f = Hz = Hz = 2,5kHz dan
(T ) (
4 × (100 x10 −6 ))
1 1
frekuensi data D1 yaitu f = Hz = Hz = 2,5kHz .
(T ) ( )
4 × (100 x10 −6 )
Gambar 4.37 Data D0 dan D1

89
Gambar 4.38 clock sistem PISO
CH1 pada Gambar 4.38 merupakan clock pada sistem PISO, yaitu sebesar
1 1
f = Hz = Hz = 20kHz . Dengan clock sebesar 20 kHz dapat dilihat
(T ) ( )
1 × (50 x10 −6 )
pada Gambar 4.39 keluaran dari PISO yaitu aliran data 00,01,11,10.
Gambar 4.39 Keluaran PISO

BAB V
Kesimpulan dan Saran
5.1. Kesimpulan
Berdasarkan hasil pengamatan dan analisis yang telah dilakukan, diperoleh
kesimpulan sebagai berikut:
1. Demodulator QPSK dapat bekerja dengan baik, jika menggunakan sinyal
pembawa dari modulator QPSK.
2. Carrier recovery tidak dapat bekerja dengan baik karena PLL tidak dapat
mengunci sinyal termodulasi saat berubah fasa.
3. Demodulator QPSK tidak dapat bekerja dengan baik, jika menggunakan
sinyal pembawa dari carrier recovery.
4. Proses modulasi-demodulasi menyebabkan adanya tunda waktu untuk
memperoleh sinyal informasi.
5.1. Saran
Saran bagi pengembangan alat ini, agar diperoleh hasil yang menuju ke
arah yang lebih baik dan sempurna, yaitu
1. Mengunakan rangkaian carrier recovery lain, yang memiliki kalang tertutup
pada sistem Demodulator QPSK.
2. Untuk mempersingkat tunda waktu, digunakan komponen-komponen yang
identik.
Daftar Pustaka
[1] Stalling, W. Data and Computer Communication, Sixth Edition. Upper Saddle
River,NJ:Prentice Hall,1996.
[2] Jamaludin, Agus. Analisa Perbandingan Sistem Komunikasi Satelit dengan
IDR dan VSAT, 2001
http://pinguin.stttelkom.ac.id/jurnal/Jurnal-Mix/studi%20stlt%20gso%20u-
%20komber%20seluler/jurnal.pdf (Diakses 23 Maret 2007)
[3] DeLucca, Michael. QPSK Modulation and Error Correcting Codes.
Uan105.pdf , 2004. (Diakses pada 12 Januari 2007)
[4] http://id.wikipedia.org/wiki/modulation. (Diakses pada 12 Mei 2007).
[5] YinhuaWang, Michael Chow, Sheng-Mou Yu, QPSK Modulation and
Demodulation, 2004.
www.web.syr.edu/~syu05/report%20for%20software%20radio.pdf. (Diakses
pada 9 Februari 2007).
[6] Phase Shift Keying, 2002.
http://pop.umm.ac.id/johan/uploads/elektro. (Diakses pada 2 Februari 2007)
[7] http://www.complextoreal.com/chapters/mod1.pdf, (Diakses pada 11 Mei
2007)
[8] Young, Paul H., 2004, Electronic Communication Techniques, Fifth Edition.,
Pearson Prentice Hall, New Jersey.
[9] Scaumann,Rolf. E.Van Valkernburg, 2001, Design of Analog Filters.
OXFORD UNIVERSITY PRESS, New York Oxford.
[10] Yogyakarta
[11] http://www.ecircuitcenter.com . (Diakses 23 Maret 2007)

[12] Stanley, William D. ,1994, Operational Amplifiers With Linear Integrated
Circuit , Third Edition, New York :alih bahasa Wijaya, Damar.
[13] Phase Lock Loop-Part 1, 2006.
http://www.complextoreal.com. (Diakses 13 April 2006)
[14] _____, ______, LM 565, Phase Lock Loop, National Semiconductors, 1999.
[15] K.Alexander, Charles, Matthew n.o Sadiku. Fundamental of Electric Circut
Second Edition, _____, ______
[16] C Layton, George dan Steve Winder. Operational Amplifier, edisi ke-5,
Erlangga 2004.
[17] Denis, Roddy dan John Coolen., 2001, Komunikasi Elektronik, alih bahasa,
Tony Mulia; penyunting, Peter Herman Bachtiar. Edisi 4, Prenhallindo,
Jakarta
[18] _____, ______, MC 1496, Balanced Modulator/Demodulator, Motorola,
1996.
[19] Step response of RC circuit, 1999
http://faculty.washington.edu/manisoma/labs/RCstepsimple.pdf (Diakses 27
Mei 2007)
[20] _____, ______,,74LS86, Quad 2-Input Exclusive-OR Gate, Fairchild, 2000
[21] Widjanarka, W., Teknik Digital, Erlangga, Jakarta, 2006.
[22] Internet D-flip-flop sebagai PISO
[23] . _____, ______, 7476, Dual J-K Flip-Flops with Preset and Clear, Texas
Instrument Incorporated, 1988.
[24] _____, ______, 7474, Dual Positive-Edge-Triggered D Flip-Flop with Preset,
Clear and Complementary Outputs, National Semiconductor, 1999

[25] _____, ______, 74LS04, Hitachi,1999
Lampiran 1. Gambar Rangkaian keseluruhan Demodulator QPSK
Lampiran 2. Tunda Modulator Demodulator QPSK
Lampiran 3 Tunda tiap sistem modulator-demodulator QPSK
Gambar 1 Gambar 3
Gambar 4
Gambar 2
Gambar 5
Gambar 7
Gambar 6
Gambar 8
Gambar 9
Gambar 10
Lampiran 4. Rangkaian Product Detector
Menggunakan MC1496
LF353 Wide Bandwidth Dual JFET Input Operational Amplifier
December 2003
LF353
Wide Bandwidth Dual JFET Input Operational Amplifier
General Description Features
These devices are low cost, high speed, dual JFET input n Internally trimmed offset voltage: 10 mV
operational amplifiers with an internally trimmed input offset n Low input bias current: 50pA
voltage (BI-FET II™ technology). They require low supply n Low input noise voltage: 25 nV/√Hz
current yet maintain a large gain bandwidth product and fast n Low input noise current: 0.01 pA/√Hz
slew rate. In addition, well matched high voltage JFET input n Wide gain bandwidth: 4 MHz
devices provide very low input bias and offset currents. The
n High slew rate: 13 V/µs
LF353 is pin compatible with the standard LM1558 allowing
n Low supply current: 3.6 mA
designers to immediately upgrade the overall performance of
existing LM1558 and LM358 designs. n High input impedance: 1012Ω
n Low total harmonic distortion : ≤0.02%
These amplifiers may be used in applications such as high
speed integrators, fast D/A converters, sample and hold n Low 1/f noise corner: 50 Hz
circuits and many other circuits requiring low input offset n Fast settling time to 0.01%: 2 µs
voltage, low input bias current, high input impedance, high
slew rate and wide bandwidth. The devices also exhibit low
noise and offset voltage drift.
Typical Connection Connection Diagram

Dual-In-Line Package
00564917
00564914 Top View
Order Number LF353M, LF353MX or LF353N
See NS Package Number M08A or N08E
Simplified Schematic
1/2 Dual
00564916
BI-FET II™ is a trademark of National Semiconductor Corporation.
© 2003 National Semiconductor Corporation DS005649 www.national.com

LF353
Absolute Maximum Ratings (Note 1) Small Outline Package
If Military/Aerospace specified devices are required, Vapor Phase (60 sec.) 215˚C
please contact the National Semiconductor Sales Office/ Infrared (15 sec.) 220˚C
Distributors for availability and specifications.
See AN-450 “Surface Mounting Methods and Their Effect
Supply Voltage ± 18V on Product Reliability” for other methods of soldering
Power Dissipation (Note 2) surface mount devices.
Operating Temperature Range 0˚C to +70˚C ESD Tolerance (Note 8) 1000V
Tj(MAX) 150˚C θJA M Package TBD
Differential Input Voltage ± 30V Note 1: Absolute Maximum Ratings indicate limits beyond which damage to
Input Voltage Range (Note 3) ± 15V the device may occur. Operating ratings indicate conditions for which the
device is functional, but do not guarantee specific performance limits. Elec-
Output Short Circuit Duration Continuous trical Characteristics state DC and AC electrical specifications under particu-
Storage Temperature Range −65˚C to +150˚C lar test conditions which guarantee specific performance limits. This assumes
that the device is within the Operating Ratings. Specifications are not guar-
Lead Temp. (Soldering, 10 sec.) 260˚C anteed for parameters where no limit is given, however, the typical value is a
good indication of device performance.
Soldering Information
Soldering (10 sec.) 260˚C
DC Electrical Characteristics
(Note 5)
Symbol Parameter Conditions LF353 Units
MIn Typ Max
VOS Input Offset Voltage RS=10kΩ, TA=25˚C 5 10 mV
Over Temperature 13 mV
∆VOS/∆T Average TC of Input Offset Voltage RS=10 kΩ 10 µV/˚C
IOS Input Offset Current Tj=25˚C, (Notes 5, 6) 25 100 pA
Tj≤70˚C 4 nA
IB Input Bias Current Tj=25˚C, (Notes 5, 6) 50 200 pA
Tj≤70˚C 8 nA
RIN Input Resistance Tj=25˚C 1012 Ω
AVOL Large Signal Voltage Gain VS= ± 15V, TA=25˚C 25 100 V/mV
VO= ± 10V, RL=2 kΩ
Over Temperature 15 V/mV
VO Output Voltage Swing VS= ± 15V, RL=10kΩ ± 12 ± 13.5 V
VCM Input Common-Mode Voltage VS= ± 15V ± 11 +15 V
Range −12 V
CMRR Common-Mode Rejection Ratio RS≤ 10kΩ 70 100 dB
PSRR Supply Voltage Rejection Ratio (Note 7) 70 100 dB
IS Supply Current 3.6 6.5 mA
AC Electrical Characteristics
(Note 5)
Min Typ Max
Amplifier to Amplifier Coupling TA=25˚C, f=1 Hz−20 kHz −120 dB
(Input Referred)
SR Slew Rate VS= ± 15V, TA=25˚C 8.0 13 V/µs
GBW Gain Bandwidth Product VS= ± 15V, TA=25˚C 2.7 4 MHz
en Equivalent Input Noise Voltage TA=25˚C, RS=100Ω, 16
f=1000 Hz
in Equivalent Input Noise Current Tj=25˚C, f=1000 Hz 0.01
www.national.com 2
LF353
AC Electrical Characteristics (Continued)
(Note 5)
Min Typ Max
THD Total Harmonic Distortion AV=+10, RL=10k, < 0.02 %
VO=20Vp−p,
BW=20 Hz-20 kHz
Note 2: For operating at elevated temperatures, the device must be derated based on a thermal resistance of 115˚C/W typ junction to ambient for the N package,
and 158˚C/W typ junction to ambient for the H package.
Note 3: Unless otherwise specified the absolute maximum negative input voltage is equal to the negative power supply voltage.
Note 4: The power dissipation limit, however, cannot be exceeded.
Note 5: These specifications apply for VS= ± 15V and 0˚C≤TA≤+70˚C. VOS, IBand IOS are measured at VCM=0.
Note 6: The input bias currents are junction leakage currents which approximately double for every 10˚C increase in the junction temperature, Tj. Due to the limited
production test time, the input bias currents measured are correlated to junction temperature. In normal operation the junction temperature rises above the ambient
temperature as a result of internal power dissipation, PD. Tj=TA+θjA PD where θjA is the thermal resistance from junction to ambient. Use of a heat sink is
recommended if input bias current is to be kept to a minimum.
Note 7: Supply voltage rejection ratio is measured for both supply magnitudes increasing or decreasing simultaneously in accordance with common practice. VS
= ± 6V to ± 15V.
Note 8: Human body model, 1.5 kΩ in series with 100 pF.
Typical Performance Characteristics

Input Bias Current Input Bias Current
00564918
00564919
Supply Current Positive Common-Mode Input Voltage Limit
00564921
00564920
3 www.national.com
LF353
Typical Performance Characteristics (Continued)
Negative Common-Mode Input Voltage Limit Positive Current Limit
00564922 00564923
Negative Current Limit Voltage Swing
00564924 00564925
Output Voltage Swing Gain Bandwidth
00564926 00564927
www.national.com 4
LF353
Bode Plot Slew Rate
00564928 00564929
Distortion vs. Frequency Undistorted Output Voltage Swing
00564931
00564930
Open Loop Frequency Response Common-Mode Rejection Ratio
00564932 00564933
5 www.national.com
LF353
Power Supply Rejection Ratio Equivalent Input Noise Voltage
00564935
00564934
Open Loop Voltage Gain (V/V) Output Impedance
00564936 00564937
Inverter Settling Time
00564938
www.national.com 6
LF353
Pulse Response Small Signal Non-Inverting
Small Signaling Inverting
00564905
00564904
Large Signal Non-Inverting
Large Signal Inverting
00564907
00564906
Current Limit (RL = 100Ω)
00564908
Application Hints supply voltages. However, neither of the input voltages

should be allowed to exceed the negative supply as this will
These devices are op amps with an internally trimmed input cause large currents to flow which can result in a destroyed
offset voltage and JFET input devices (BI-FET II). These unit.
JFETs have large reverse breakdown voltages from gate to
Exceeding the negative common-mode limit on either input
source and drain eliminating the need for clamps across the
will force the output to a high state, potentially causing a
inputs. Therefore, large differential input voltages can easily
reversal of phase to the output. Exceeding the negative
be accommodated without a large increase in input current.
common-mode limit on both inputs will force the amplifier
The maximum differential input voltage is independent of the
output to a high state. In neither case does a latch occur
7 www.national.com
LF353
Application Hints (Continued) or that the unit is not inadvertently installed backwards in a
socket as an unlimited current surge through the resulting
since raising the input back within the common-mode range forward diode within the IC could cause fusing of the internal
again puts the input stage and thus the amplifier in a normal conductors and result in a destroyed unit.
operating mode. As with most amplifiers, care should be taken with lead
Exceeding the positive common-mode limit on a single input dress, component placement and supply decoupling in order
will not change the phase of the output; however, if both to ensure stability. For example, resistors from the output to
inputs exceed the limit, the output of the amplifier will be an input should be placed with the body close to the input to
forced to a high state. minimize “pick-up” and maximize the frequency of the feed-
The amplifiers will operate with a common-mode input volt- back pole by minimizing the capacitance from the input to
age equal to the positive supply; however, the gain band- ground.
width and slew rate may be decreased in this condition. A feedback pole is created when the feedback around any
When the negative common-mode voltage swings to within amplifier is resistive. The parallel resistance and capacitance
3V of the negative supply, an increase in input offset voltage from the input of the device (usually the inverting input) to AC
may occur. ground set the frequency of the pole. In many instances the
Each amplifier is individually biased by a zener reference frequency of this pole is much greater than the expected 3
which allows normal circuit operation on ± 6V power sup- dB frequency of the closed loop gain and consequently there
plies. Supply voltages less than these may result in lower is negligible effect on stability margin. However, if the feed-
gain bandwidth and slew rate. back pole is less than approximately 6 times the expected 3
dB frequency a lead capacitor should be placed from the
The amplifiers will drive a 2 kΩ load resistance to ± 10V over
output to the input of the op amp. The value of the added
the full temperature range of 0˚C to +70˚C. If the amplifier is
capacitor should be such that the RC time constant of this
forced to drive heavier load currents, however, an increase
capacitor and the resistance it parallels is greater than or
in input offset voltage may occur on the negative voltage
equal to the original feedback pole time constant.
swing and finally reach an active current limit on both posi-
tive and negative swings.
Precautions should be taken to ensure that the power supply
for the integrated circuit never becomes reversed in polarity
Detailed Schematic
00564909
www.national.com 8
LF353
Typical Applications
Three-Band Active Tone Control
00564939
00564940
Note 1: All controls flat.
Note 2: Bass and treble boost, mid flat.
Note 3: Bass and treble cut, mid flat.
Note 4: Mid boost, bass and treble flat.
Note 5: Mid cut, bass and treble flat.
• All potentiometers are linear taper
• Use the LF347 Quad for stereo applications
9 www.national.com
LF353
Typical Applications (Continued)
Improved CMRR Instrumentation Amplifier
00564941
Fourth Order Low Pass Butterworth Filter
00564942
www.national.com 10
LF353
Fourth Order High Pass Butterworth Filter
00564943
11 www.national.com
LF353
Ohms to Volts Converter
00564944
www.national.com 12
LF353
Physical Dimensions inches (millimeters) unless otherwise noted
Order Number LF353M or LF353MX

NS Package Number M08A
Molded Dual-In-Line Package

Order Number LF353N
NS Package N08E
13 www.national.com
LF353 Wide Bandwidth Dual JFET Input Operational Amplifier
Notes
LIFE SUPPORT POLICY

NATIONAL’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT
DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT AND GENERAL
COUNSEL OF NATIONAL SEMICONDUCTOR CORPORATION. As used herein:
1. Life support devices or systems are devices or 2. A critical component is any component of a life
systems which, (a) are intended for surgical implant support device or system whose failure to perform
into the body, or (b) support or sustain life, and can be reasonably expected to cause the failure of
whose failure to perform when properly used in the life support device or system, or to affect its
accordance with instructions for use provided in the safety or effectiveness.
labeling, can be reasonably expected to result in a
significant injury to the user.
BANNED SUBSTANCE COMPLIANCE
National Semiconductor certifies that the products and packing materials meet the provisions of the Customer Products
Stewardship Specification (CSP-9-111C2) and the Banned Substances and Materials of Interest Specification
(CSP-9-111S2) and contain no ‘‘Banned Substances’’ as defined in CSP-9-111S2.
National Semiconductor National Semiconductor National Semiconductor National Semiconductor
Americas Customer Europe Customer Support Center Asia Pacific Customer Japan Customer Support Center
Support Center Fax: +49 (0) 180-530 85 86 Support Center Fax: 81-3-5639-7507
Email: new.feedback@nsc.com Email: europe.support@nsc.com Email: ap.support@nsc.com Email: jpn.feedback@nsc.com
Tel: 1-800-272-9959 Deutsch Tel: +49 (0) 69 9508 6208 Tel: 81-3-5639-7560
English Tel: +44 (0) 870 24 0 2171
www.national.com Français Tel: +33 (0) 1 41 91 8790
National does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and National reserves the right at any time without notice to change said circuitry and specifications.
Order this document by MC1496/D

BALANCED

MODULATORS/DEMODULATORS
These devices were designed for use where the output voltage is a
product of an input voltage (signal) and a switching function (carrier). Typical SEMICONDUCTOR
applications include suppressed carrier and amplitude modulation, TECHNICAL DATA
synchronous detection, FM detection, phase detection, and chopper
applications. See Motorola Application Note AN531 for additional design
information.
• Excellent Carrier Suppression –65 dB typ @ 0.5 MHz D SUFFIX
Excellent Carrier Suppression –50 dB typ @ 10 MHz PLASTIC PACKAGE
CASE 751A
• Adjustable Gain and Signal Handling 14 (SO–14)
• Balanced Inputs and Outputs 1
• High Common Mode Rejection –85 dB typical
P SUFFIX
This device contains 8 active transistors. PLASTIC PACKAGE 14
CASE 646
1
PIN CONNECTIONS
Signal Input 1 14 VEE

Figure 1. Suppressed Gain Adjust 2 13 N/C
Carrier Output
Waveform Gain Adjust 3 12 Output
Signal Input 4 11 N/C
IC = 500 kHz, IS = 1.0 kHz Bias 5 10 Carrier Input

Output 6 9 N/C
N/C 7 8 Input Carrier
0
IC = 500 kHz ORDERING INFORMATION

IS = 1.0 kHz
Log Scale Id
Operating
20 Device Temperature Range Package
Figure 2. Suppressed
Carrier Spectrum MC1496D SO–14
TA = 0°C to +70°C
MC1496P Plastic DIP
40 MC1496BP TA = –40°C to +125°C Plastic DIP
60
499 kHz 500 kHz 501 kHz
Figure 4. Amplitude–Modulation Spectrum

10
IC = 500 kHz
8.0 IS = 1.0 kHz
Linear Scale
6.0
Figure 3. Amplitude
Modulation Output 4.0
Waveform
2.0
IC = 500 kHz 0
IS = 1.0 kHz 499 kHz 500 kHz 501 kHz
 Motorola, Inc. 1996 Rev 4

MOTOROLA ANALOG IC DEVICE DATA 1
MC1496, B
MAXIMUM RATINGS (TA = 25°C, unless otherwise noted.)

Rating Symbol Value Unit
Applied Voltage ∆V 30 Vdc
(V6 – V8, V10 – V1, V12 – V8, V12 – V10, V8 – V4,
V8 – V1, V10 – V4, V6 – V10, V2 – V5, V3 – V5)
Differential Input Signal V8 – V10 +5.0 Vdc
V4 – V1 ±(5 + I5Re)
Maximum Bias Current I5 10 mA
Thermal Resistance, Junction–to–Air RθJA 100 °C/W
Plastic Dual In–Line Package
Operating Temperature Range TA 0 to +70 °C
Storage Temperature Range Tstg –65 to +150 °C
NOTE: ESD data available upon request.
ELECTRICAL CHARACTERISTICS (VCC = 12 Vdc, VEE = –8.0 Vdc, I5 = 1.0 mAdc, RL = 3.9 kΩ, Re = 1.0 kΩ, TA = Tlow to Thigh,
all input and output characteristics are single–ended, unless otherwise noted.)
Characteristic Fig. Note Symbol Min Typ Max Unit
Carrier Feedthrough 5 1 VCFT µVrms
VC = 60 mVrms sine wave and fC = 1.0 kHz – 40 –
offset adjusted to zero fC = 10 MHz – 140 –
VC = 300 mVpp square wave: mVrms
offset adjusted to zero fC = 1.0 kHz – 0.04 0.4
offset not adjusted fC = 1.0 kHz – 20 200
Carrier Suppression 5 2 VCS dB
fS = 10 kHz, 300 mVrms
fC = 500 kHz, 60 mVrms sine wave 40 65 –
fC = 10 MHz, 60 mVrms sine wave – 50 – k
Transadmittance Bandwidth (Magnitude) (RL = 50 Ω) 8 8 BW3dB MHz
Carrier Input Port, VC = 60 mVrms sine wave – 300 –
fS = 1.0 kHz, 300 mVrms sine wave
Signal Input Port, VS = 300 mVrms sine wave – 80 –
|VC| = 0.5 Vdc
Signal Gain (VS = 100 mVrms, f = 1.0 kHz; | VC|= 0.5 Vdc) 10 3 AVS 2.5 3.5 – V/V
Single–Ended Input Impedance, Signal Port, f = 5.0 MHz 6 –
Parallel Input Resistance rip – 200 – kΩ
Parallel Input Capacitance cip – 2.0 – pF
Single–Ended Output Impedance, f = 10 MHz 6 –
Parallel Output Resistance rop – 40 – kΩ
Parallel Output Capacitance coo – 5.0 – pF
Input Bias Current 7 – µA
+ I1 )2 + I8 )2 I10
IbS – 12 30
I I4 ; I
bS bC IbC – 12 30
Input Offset Current 7 – µA

IioS = I1–I4; IioC = I8–I10  IioS – 0.7 7.0
IioC – 0.7 7.0
Average Temperature Coefficient of Input Offset Current 7 –  TCIio – 2.0 – nA/°C
(TA = –55°C to +125°C)
Output Offset Current (I6–I9) 7 –  Ioo – 14 80 µA
Average Temperature Coefficient of Output Offset Current 7 –  TCIoo – 90 – nA/°C
(TA = –55°C to +125°C)
Common–Mode Input Swing, Signal Port, fS = 1.0 kHz 9 4 CMV – 5.0 – Vpp
Common–Mode Gain, Signal Port, fS = 1.0 kHz, |VC|= 0.5 Vdc 9 – ACM – –85 – dB
Common–Mode Quiescent Output Voltage (Pin 6 or Pin 9) 10 – Vout – 8.0 – Vpp
Differential Output Voltage Swing Capability 10 – Vout – 8.0 – Vpp
Power Supply Current I6 +I12 7 6 ICC – 2.0 4.0 mAdc
Power Supply Current I14 IEE – 3.0 5.0
DC Power Dissipation 7 5 PD – 33 – mW
2 MOTOROLA ANALOG IC DEVICE DATA

MC1496, B
GENERAL OPERATING INFORMATION

Carrier Feedthrough switching devices. This swing is variable depending on the
Carrier feedthrough is defined as the output voltage at particular circuit and biasing conditions chosen.
carrier frequency with only the carrier applied (signal
Power Dissipation
voltage = 0).
Power dissipation, PD, within the integrated circuit package
Carrier null is achieved by balancing the currents in the
should be calculated as the summation of the voltage–current
differential amplifier by means of a bias trim potentiometer
products at each port, i.e. assuming V12 = V6, I5 = I6 = I12
(R1 of Figure 5).
and ignoring base current, PD = 2 I5 (V6 – V14) + I5)
Carrier Suppression V5 – V14 where subscripts refer to pin numbers.
Carrier suppression is defined as the ratio of each
Design Equations
sideband output to carrier output for the carrier and signal
The following is a partial list of design equations needed to
voltage levels specified.
operate the circuit with other supply voltages and input
Carrier suppression is very dependent on carrier input
conditions.
level, as shown in Figure 22. A low value of the carrier does
not fully switch the upper switching devices, and results in A. Operating Current
lower signal gain, hence lower carrier suppression. A higher The internal bias currents are set by the conditions at Pin 5.
than optimum carrier level results in unnecessary device and Assume:
circuit carrier feedthrough, which again degenerates the I5 = I6 = I12,
suppression figure. The MC1496 has been characterized IB tt IC for all transistors
with a 60 mVrms sinewave carrier input signal. This level then :
+ ** * f 500 W where: R5 is the resistor between

provides optimum carrier suppression at carrier frequencies V
in the vicinity of 500 kHz, and is generally recommended for R5 where: Pin 5 and ground
I5
balanced modulator applications. where: φ = 0.75 at TA = +25°C
Carrier feedthrough is independent of signal level, VS. The MC1496 has been characterized for the condition
Thus carrier suppression can be maximized by operating I5 = 1.0 mA and is the generally recommended value.
with large signal levels. However, a linear operating mode
B. Common–Mode Quiescent Output Voltage
must be maintained in the signal–input transistor pair – or
harmonics of the modulating signal will be generated and V6 = V12 = V+ – I5 RL
appear in the device output as spurious sidebands of the
Biasing
suppressed carrier. This requirement places an upper limit on
The MC1496 requires three dc bias voltage levels which
input–signal amplitude (see Figure 20). Note also that an
must be set externally. Guidelines for setting up these three
optimum carrier level is recommended in Figure 22 for good
levels include maintaining at least 2.0 V collector–base bias
carrier suppression and minimum spurious sideband
on all transistors while not exceeding the voltages given in
generation.
the absolute maximum rating table;
At higher frequencies circuit layout is very important in
30 Vdc w [(V6, V12) – (V8, V10)] w2 Vdc
order to minimize carrier feedthrough. Shielding may be
30 Vdc w [(V8, V10) – (V1, V4)] w2.7 Vdc
necessary in order to prevent capacitive coupling between
the carrier input leads and the output leads.
30 Vdc w [(V1, V4) – (V5)] w2.7 Vdc
The foregoing conditions are based on the following
Signal Gain and Maximum Input Level approximations:
Signal gain (single–ended) at low frequencies is defined
V6 = V12, V8 = V10, V1 = V4
as the voltage gain,
Bias currents flowing into Pins 1, 4, 8 and 10 are transistor
+ + ) +
Vo R 26 mV
A L where r e base currents and can normally be neglected if external bias
VS V R e 2r e I5(mA)
S dividers are designed to carry 1.0 mA or more.
A constant dc potential is applied to the carrier input terminals Transadmittance Bandwidth
to fully switch two of the upper transistors “on” and two Carrier transadmittance bandwidth is the 3.0 dB bandwidth
transistors “off” (VC = 0.5 Vdc). This in effect forms a cascode of the device forward transadmittance as defined by:
differential amplifier.
Linear operation requires that the signal input be below a
critical value determined by RE and the bias current I5.
g 21C +
i o (each sideband)
v s (signal)  Vo + 0
VS p I5 RE (Volts peak) Signal transadmittance bandwidth is the 3.0 dB bandwidth
of the device forward transadmittance as defined by:
 Vc + 0.5 Vdc, Vo + 0
Note that in the test circuit of Figure 10, VS corresponds to a
g 21S + v s
i o (signal)
maximum value of 1.0 V peak.
(signal)
Common Mode Swing
The common–mode swing is the voltage which may be
applied to both bases of the signal differential amplifier,
without saturating the current sources or without saturating
the differential amplifier itself by swinging it into the upper

MC1496, B
Coupling and Bypass Capacitors Signal Port Stability

Capacitors C1 and C2 (Figure 5) should be selected for a Under certain values of driving source impedance,
reactance of less than 5.0 Ω at the carrier frequency. oscillation may occur. In this event, an RC suppression
network should be connected directly to each input using
Output Signal
short leads. This will reduce the Q of the source–tuned
The output signal is taken from Pins 6 and 12 either circuits that cause the oscillation.
balanced or single–ended. Figure 11 shows the output levels
Signal Input
of each of the two output sidebands resulting from variations (Pins 1 and 4)
in both the carrier and modulating signal inputs with a 510
single–ended output connection. 10 pF
Negative Supply
VEE should be dc only. The insertion of an RF choke in
An alternate method for low–frequency applications is to
series with VEE can enhance the stability of the internal
insert a 1.0 kΩ resistor in series with the input (Pins 1, 4). In
current sources.
this case input current drift may cause serious degradation of
carrier suppression.
TEST CIRCUITS
Figure 5. Carrier Rejection and Suppression Figure 6. Input–Output Impedance
VCC
12 Vdc Re = 1.0 k
1.0 k 1.0 k
Re 2 3
RL RL 0.5 V 8
51 C1
1.0 k 3.9 k 3.9 k + – 10
C2 0.1 µF 2 3 + Vo
Carrier 8 1 MC1496 6 Zout
Input 0.1 µF 10 I9 I6 Zin 4 – Vo
VC + Vo 12
1 MC1496 6
VS – Vo 14 5
Modulating 4 12
Signal Input 14 5 6.8 k
10 k 10 k 51 51
50 k I5 6.8 k
I10 –8.0 Vdc
R1 V–
Carrier Null
–8.0 Vdc NOTE: Shielding of input and output leads may be needed
VEE to properly perform these tests.
Figure 7. Bias and Offset Currents Figure 8. Transconductance Bandwidth

VCC VCC
12 Vdc 1.0 k 1.0 k 12 Vdc
Re = 1.0 k Re 2.0 k
1.0 k 51 0.1 µF 1.0 k 0.01
2 3 Carrier 2 3 µF
2.0 k 8 50 50
I7 8 I6 Input 0.1 µF
I8 10 10 + Vo
VC
1.0 k 6 1 MC1496 6
I1 1 MC1496 I9 VS
4 – Vo
I4 4 Modulating 12
12
Signal Input 5
14 5 10 k 10 k 51 51 14
I10 50 k 6.8 k
6.8 k
V–
Carrier Null
–8.0 Vdc –8.0 Vdc
VEE VEE

MC1496, B
Figure 9. Common Mode Gain Figure 10. Signal Gain and Output Swing
VCC VCC
12 Vdc 12 Vdc
Re = 1.0 k Re = 1.0 k
1.0 k 1.0 k
3.9 k 3.9 k 3.9 k 3.9 k
0.5 V 8 2 3 0.5 V 2 3
1.0 k 8
+ – 10 + – 10
1.0 k + Vo + Vo
1 MC1496 6 1 MC1496 6
VS 4 – Vo VS – Vo
12 4 12
14 5 14 5
50
6.8 k I5 =
50 6.8 k
1.0 mA
V 
–8.0 Vdc
A
CM
+ 20 log o
V
S –8.0 Vdc
VEE
VEE
TYPICAL CHARACTERISTICS
Typical characteristics were obtained with circuit shown in Figure 5, fC = 500 kHz (sine wave),
VC = 60 mVrms, fS = 1.0 kHz, VS = 300 mVrms, TA = 25°C, unless otherwise noted.
Figure 11. Sideband Output versus Figure 12. Signal–Port Parallel–Equivalent

VO , OUTPUT AMPLITUDE OF EACH SIDEBAND (Vrms)
Carrier Levels Input Resistance versus Frequency

2.0 1.0 M
rip, PARALLEL INPUT RESISTANCE (k Ω) 500
1.6 +rip
–rip
Signal Input = 600 mV 100
1.2
50
400 mV
0.8
300 mV 10
200 mV 5.0
0.4
100 mV
0 1.0
0 50 100 150 200 1.0 5.0 10 50 100
VC, CARRIER LEVEL (mVrms) f, FREQUENCY (MHz)
Figure 13. Signal–Port Parallel–Equivalent Figure 14. Single–Ended Output Impedance

Input Capacitance versus Frequency versus Frequency
cop, PARALLEL OUTPUT CAPACITANCE (pF)

cip , PARALLEL INPUT CAPACITANCE (pF)
5.0 140 14
rop , PARALLEL OUTPUT RESISTANCE (k Ω)
120 12
4.0
100 10
3.0 rop
80 8.0
2.0 60 cop 6.0
40 4.0
1.0
20 2.0
0 0 0
1.0 2.0 5.0 10 20 50 100 0 1.0 10 100
f, FREQUENCY (MHz) f, FREQUENCY (MHz)

MC1496, B
TYPICAL CHARACTERISTICS (continued)
Typical characteristics were obtained with circuit shown in Figure 5, fC = 500 kHz (sine wave),
VC = 60 mVrms, fS = 1.0 kHz, VS = 300 mVrms, TA = 25°C, unless otherwise noted.
Figure 15. Sideband and Signal Port Figure 16. Carrier Suppression
Transadmittances versus Frequency versus Temperature
1.0 0
γ 21, TRANSADMITTANCE (mmho)
0.9 Signal Port
VCS, CARRIER SUPPRESION (dB)

10
0.8
0.7 20
0.6 Side Band MC1496
30
0.5 Sideband Transadmittance (70°C)
+  +0
I out (Each Sideband) 40
0.4 g 21 V out
V (Signal)
0.3 in
50
0.2 Signal Port Transadmittance
+  + +
I out 60
0.1 g 21 V out 0 |V | 0.5 Vdc
V C
in 70
0
0.1 1.0 10 100 1000 –75 –50 –25 0 25 50 75 100 125 150 175
fC, CARRIER FREQUENCY (MHz) TA, AMBIENT TEMPERATURE
(°C)
Figure 18. Carrier Suppression

Figure 17. Signal–Port Frequency Response versus Frequency
0
SUPPRESSION BELOW EACH FUNDAMENTAL
20
AVS , SINGLE-ENDED VOLTAGE GAIN (dB)
RL = 3.9 k
Re = 500 Ω 10
10
CARRIER SIDEBAND (dB)
20
RL = 3.9 k (Standard
0 Re = 1.0 k Test Circuit) RL = 3.9 k 30 2fC
Re = 2.0 k
– 10 40
RL = 500 Ω
|VC| = 0.5 Vdc Re = 1.0 k 50
– 20 fC
+ R ) 2r
R 60 3fC
A L
V e e
– 30 70
0.01 0.1 1.0 10 100 0.05 0.1 0.5 1.0 5.0 10 50
f, FREQUENCY (MHz) fC, CARRIER FREQUENCY (MHz)
Figure 19. Carrier Feedthrough Figure 20. Sideband Harmonic Suppression

versus Frequency versus Input Signal Level
VCFT , CARRIER OUTPUT VOLTAGE (mVrms)
10 0
10
20
1.0
30
40
fC ± 3fS
50
0.1
60 fC ± 2fS
70
0.01 80
0.05 0.1 0.5 1.0 5.0 10 50 0 200 400 600 800
fC, CARRIER FREQUENCY (MHz) VS, INPUT SIGNAL AMPLITUDE (mVrms)

MC1496, B
Figure 21. Suppression of Carrier Harmonic Figure 22. Carrier Suppression versus
Sidebands versus Carrier Frequency Carrier Input Level
0 0
V CS , CARRIER SUPPRESSION (dB)

10 10
3fC ± fS
20 20
30 30 fC = 10 MHz
2fC ± fS
40 40
50 2fC ± 2fS 50
fC = 500 kHz
60 60
70 70
0.05 0.1 0.5 1.0 5.0 10 50 0 100 200 300 400 500
fC, CARRIER FREQUENCY (MHz) VC, CARRIER INPUT LEVEL (mVrms)
OPERATIONS INFORMATION
The MC1496, a monolithic balanced modulator circuit, is and have an amplitude which is a function of the product of
shown in Figure 23. the input signal amplitudes.
This circuit consists of an upper quad differential amplifier For high–level operation at the carrier input port and linear
driven by a standard differential amplifier with dual current operation at the modulating signal port, the output signal will
sources. The output collectors are cross–coupled so that contain sum and difference frequency components of the
full–wave balanced multiplication of the two input voltages modulating signal frequency and the fundamental and odd
occurs. That is, the output signal is a constant times the harmonics of the carrier frequency. The output amplitude will
product of the two input signals. be a constant times the modulating signal amplitude. Any
Mathematical analysis of linear ac signal multiplication amplitude variations in the carrier signal will not appear in the
indicates that the output spectrum will consist of only the sum output.
and difference of the two input frequencies. Thus, the device The linear signal handling capabilities of a differential
may be used as a balanced modulator, doubly balanced mixer, amplifier are well defined. With no emitter degeneration, the
product detector, frequency doubler, and other applications maximum input voltage for linear operation is approximately
requiring these particular output signal characteristics. 25 mV peak. Since the upper differential amplifier has its
The lower differential amplifier has its emitters connected emitters internally connected, this voltage applies to the
to the package pins so that an external emitter resistance carrier input port for all conditions.
may be used. Also, external load resistors are employed at Since the lower differential amplifier has provisions for an
the device output. external emitter resistance, its linear signal handling range
may be adjusted by the user. The maximum input voltage for
Signal Levels
linear operation may be approximated from the following
The upper quad differential amplifier may be operated expression:
either in a linear or a saturated mode. The lower differential V = (I5) (RE) volts peak.
amplifier is operated in a linear mode for most applications. This expression may be used to compute the minimum
For low–level operation at both input ports, the output value of RE for a given input voltage amplitude.
signal will contain sum and difference frequency components
Figure 23. Circuit Schematic Figure 24. Typical Modulator Circuit

(–) 12
Vo, 1.0 k 1.0 k 12 Vdc
Output
(+) 6 0.1 µF RL RL
2 Re 1.0 k 3
10 (–) 51 3.9 k 3.9 k
Carrier V 8
Input C V 0.1 µF 10
+Vo
8 (+) Carrier C 6
Input 1 MC1496
4 (–) VS
Signal V 2 4
S 1 (+) Gain Modulating –Vo
Input 12
Adjust Signal 10 k 10 k 51 51
3 Input 14 5
Bias 5 50 k
(Pin numbers I5 6.8 k
500 500 500 per G package)
Carrier Null –8.0 Vdc
VEE 14 VEE

MC1496, B
Figure 25. Voltage Gain and Output Frequencies

Carrier Input Signal (VC) Approximate Voltage Gain Output Signal Frequency(s)
ǒǓ
R V
L C
) 2re)
Low–level dc fM
2(R KT
E q
R
L
High–level dc
R
E
) 2re fM
ǒǓ
R V (rms)
L C
Low–level ac
Ǹ
2 2 KT (R
q E
2r e) )
fC ± fM
0.637 R
L fC ± fM, 3fC ± fM, 5fC ± fM, . . .
High–level ac
R
E
) 2re
NOTES: 1. Low–level Modulating Signal, VM, assumed in all cases. VC is Carrier Input Voltage.
2. When the output signal contains multiple frequencies, the gain expression given is for the output amplitude of
each of the two desired outputs, fC + fM and fC – fM.
3. All gain expressions are for a single–ended output. For a differential output connection, multiply each
expression by two.
4. RL = Load resistance.
5. RE = Emitter resistance between Pins 2 and 3.
6. re = Transistor dynamic emitter resistance, at 25°C;
re [
26 mV
I5 (mA)
7. K = Boltzmann′s Constant, T = temperature in degrees Kelvin, q = the charge on an electron.
KT
q [26 mV at room temperature
The gain from the modulating signal input port to the All that is required to shift from suppressed carrier to AM
output is the MC1496 gain parameter which is most often of operation is to adjust the carrier null potentiometer for the
interest to the designer. This gain has significance only when proper amount of carrier insertion in the output signal.
the lower differential amplifier is operated in a linear mode, However, the suppressed carrier null circuitry as shown in
but this includes most applications of the device. Figure 27 does not have sufficient adjustment range.
As previously mentioned, the upper quad differential Therefore, the modulator may be modified for AM operation
amplifier may be operated either in a linear or a saturated by changing two resistor values in the null circuit as shown in
mode. Approximate gain expressions have been developed Figure 28.
for the MC1496 for a low–level modulating signal input and
Product Detector
the following carrier input conditions:
The MC1496 makes an excellent SSB product detector
1) Low–level dc (see Figure 29).
2) High–level dc This product detector has a sensitivity of 3.0 microvolts
3) Low–level ac and a dynamic range of 90 dB when operating at an
4) High–level ac intermediate frequency of 9.0 MHz.
These gains are summarized in Figure 25, along with the The detector is broadband for the entire high frequency
frequency components contained in the output signal. range. For operation at very low intermediate frequencies
down to 50 kHz the 0.1 µF capacitors on Pins 8 and 10
APPLICATIONS INFORMATION should be increased to 1.0 µF. Also, the output filter at Pin 12
Double sideband suppressed carrier modulation is the can be tailored to a specific intermediate frequency and audio
basic application of the MC1496. The suggested circuit for amplifier input impedance.
this application is shown on the front page of this data sheet. As in all applications of the MC1496, the emitter resistance
In some applications, it may be necessary to operate the between Pins 2 and 3 may be increased or decreased to
MC1496 with a single dc supply voltage instead of dual adjust circuit gain, sensitivity, and dynamic range.
supplies. Figure 26 shows a balanced modulator designed This circuit may also be used as an AM detector by
for operation with a single 12 Vdc supply. Performance of this introducing carrier signal at the carrier input and an AM signal
circuit is similar to that of the dual supply modulator. at the SSB input.
The carrier signal may be derived from the intermediate
AM Modulator frequency signal or generated locally. The carrier signal may
The circuit shown in Figure 27 may be used as an be introduced with or without modulation, provided its level is
amplitude modulator with a minor modification. sufficiently high to saturate the upper quad differential

MC1496, B
amplifier. If the carrier signal is modulated, a 300 mVrms Figures 31 and 32 show a broadband frequency doubler
input level is recommended. and a tuned output very high frequency (VHF) doubler,
Doubly Balanced Mixer respectively.
The MC1496 may be used as a doubly balanced mixer Phase Detection and FM Detection
with either broadband or tuned narrow band input and output The MC1496 will function as a phase detector. High–level
networks. input signals are introduced at both inputs. When both inputs
The local oscillator signal is introduced at the carrier input are at the same frequency the MC1496 will deliver an output
port with a recommended amplitude of 100 mVrms. which is a function of the phase difference between the two
Figure 30 shows a mixer with a broadband input and a input signals.
tuned output. An FM detector may be constructed by using the phase
Frequency Doubler detector principle. A tuned circuit is added at one of the inputs
The MC1496 will operate as a frequency doubler by to cause the two input signals to vary in phase as a function
introducing the same frequency at both input ports. of frequency. The MC1496 will then provide an output which
is a function of the input signal frequency.
TYPICAL APPLICATIONS
Figure 26. Balanced Modulator
(12 Vdc Single Supply) Figure 27. Balanced Modulator–Demodulator
VCC
1.0 k 820 1.3 k 12 Vdc 1.0 k 1.0 k VCC
12 Vdc
RL
0.1 µF 0.1 µF 2 Re 1.0 k 3 3.9 k RL
3.0 k 3.0 k 51
25 µF
+ 2 1.0 k 3 8 3.9 k
51 8 DSB VC 0.1 µF 10 6
+Vo
15 V 0.1 µF
Carrier Input 6 Carrier
10 0.1 µF Output Input 1 MC1496
60 mVrms
1 MC1496 VS 4
–Vo
Modulating – 4 Modulating 12
+ Signal 10 k 10 k 51 51 14 5
12
Signal Input 10 µF 25 µF 14 5 Input 50 k
300 mVrms 15 V 15 V 10 k R1 I5 6.8 k
+ – VEE
Carrier Carrier Null –8.0 Vdc
Null 50 k 10 k 10 k 100 100
Figure 29. Product Detector

Figure 28. AM Modulator Circuit (12 Vdc Single Supply)
VCC
VCC 820 1.3 k
1.0 k 1.0 k 12 Vdc
12 Vdc
RL 0.1 µF
0.1 µF 2 Re 1.0 k 3 3.9 k RL 1.0 k 100
51 2 3.0 k 3.0 k
3.9 k 3
8
VC 0.1 µF
51 8
10 6 +Vo Carrier Input 0.1 µF 6
Carrier 10 0.005
1 MC1496 300 mVrms µF
Input 1 MC1496 AF
1.0 k 1.0 µFOutput
VS 4
12 SSB Input 0.1 µF 1.0 k 4
Modulating
q 10 k
–Vo
Signal 750 750 51 51 14 5 12 RL
1.0 k 14 5
Input 50 k 0.1
µF 10 k
0.005 0.005
15 6.8 k µF µF
VEE
Carrier Adjust –8.0 Vdc

MC1496, B
Figure 30. Doubly Balanced Mixer
(Broadband Inputs, 9.0 MHz Tuned Output) Figure 31. Low–Frequency Doubler
VCC
VCC 12 Vdc
1.0 k 1.0 k +8.0 Vdc
0.001 µF 0.01 + 100 µF
1.0 k –
µF RFC
25 Vdc 1.0 k
Local 2 3 2 3 3.9 k
Oscillator 100 µH 8
51 8 1.0 k 3.9 k
Input 6 C2 100
10 10 6
100 mVrms 0.001 µF 1 0.001 µF
MC1496 100 µF – C2+ Output
RF Input 4 9.5 µF 9.0 MHz Input 15 Vdc Max
MC1496
Output 15 mVrms 100 µF 15 Vdc 1
10 k 12 L1
51 14 5 5.0–80 RL = 50Ω 4 12
10 k 51
pF 90–480 pF
50 k 14 5
6.8 k 10 k 10 k 100 100
Null Adjust VEE
–8.0 Vdc 50 k
6.8 k
L1 = 44 Turns AWG No. 28 Enameled Wire, Wound I5
on Micrometals Type 44–6 Toroid Core.
Balance VEE
–8.0 Vdc
Figure 32. 150 to 300 MHz Doubler

VCC
1.0 k 1.0 k V+ +8.0 Vdc
0.001
18 pF
µF
0.001 RFC L1
100 µF 0.68 µH 18 nH
2 3 1.0–10 pF 300 MHz
8 6
Output
0.001 µF 10 RL = 50Ω
150 MHz 1 MC1496 1.0–10 pF
Input
4
10 k 12
100
10 k 100 14 5
50 k
6.8 k
L1 = 1 Turn AWG
No. 18 Wire, 7/32″ ID
Balance VEE
–8.0 Vdc
(fC – f S )
(fC + f S )
AMPLITUDE
(2fC + 2f S )
(2fC – 2f S )
(3fC + f S )
(3fC – fS )
(2fC – 2f S )
(2fC + 2f S )
(3fC + 2f S )
(3fC – 2f S )
(fC – 2f S )
(f + 2f )
S
(2fC )
(3f C )
(fC )
Frequency Balanced Modulator Spectrum

DEFINITIONS
fC Carrier Fundamental fC ± nfS Fundamental Carrier Sideband Harmonics
fS Modulating Signal nfC Carrier Harmonics
fC ± fS Fundamental Carrier Sidebands nfC ± nfS Carrier Harmonic Sidebands

MC1496, B
OUTLINE DIMENSIONS
D SUFFIX
PLASTIC PACKAGE
CASE 751A–03
(SO–14)
ISSUE F
NOTES:
–A– 1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.
2. CONTROLLING DIMENSION: MILLIMETER.
3. DIMENSIONS A AND B DO NOT INCLUDE
14 8 MOLD PROTRUSION.
4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)
–B– P 7 PL PER SIDE.
5. DIMENSION D DOES NOT INCLUDE DAMBAR
1 7
0.25 (0.010) M B M PROTRUSION. ALLOWABLE DAMBAR
PROTRUSION SHALL BE 0.127 (0.005) TOTAL
IN EXCESS OF THE D DIMENSION AT
MAXIMUM MATERIAL CONDITION.
G R X 45 _ F MILLIMETERS INCHES
C DIM MIN MAX MIN MAX
A 8.55 8.75 0.337 0.344
B 3.80 4.00 0.150 0.157
C 1.35 1.75 0.054 0.068
–T– D 0.35 0.49 0.014 0.019
K M J F 0.40 1.25 0.016 0.049
SEATING D 14 PL G 1.27 BSC 0.050 BSC
PLANE
0.25 (0.010) M T B S A S J 0.19 0.25 0.008 0.009
K 0.10 0.25 0.004 0.009
M 0_ 7_ 0_ 7_
P 5.80 6.20 0.228 0.244
R 0.25 0.50 0.010 0.019
P SUFFIX
PLASTIC PACKAGE
CASE 646–06
ISSUE L
NOTES:
1. LEADS WITHIN 0.13 (0.005) RADIUS OF TRUE
POSITION AT SEATING PLANE AT MAXIMUM
14 8 MATERIAL CONDITION.
2. DIMENSION L TO CENTER OF LEADS WHEN
B FORMED PARALLEL.
3. DIMENSION B DOES NOT INCLUDE MOLD
1 7 FLASH.
4. ROUNDED CORNERS OPTIONAL.
INCHES MILLIMETERS
A DIM MIN MAX MIN MAX
A 0.715 0.770 18.16 19.56
F L B 0.240 0.260 6.10 6.60
C 0.145 0.185 3.69 4.69
D 0.015 0.021 0.38 0.53
F 0.040 0.070 1.02 1.78
C G 0.100 BSC 2.54 BSC
H 0.052 0.095 1.32 2.41
J J 0.008 0.015 0.20 0.38
N K 0.115 0.135 2.92 3.43
SEATING L 0.300 BSC 7.62 BSC
PLANE K M 0_ 10_ 0_ 10_
H G D M N 0.015 0.039 0.39 1.01

MC1496, B
Motorola reserves the right to make changes without further notice to any products herein. Motorola makes no warranty, representation or guarantee regarding
the suitability of its products for any particular purpose, nor does Motorola assume any liability arising out of the application or use of any product or circuit, and
specifically disclaims any and all liability, including without limitation consequential or incidental damages. “Typical” parameters which may be provided in Motorola
data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including “Typicals”
must be validated for each customer application by customer’s technical experts. Motorola does not convey any license under its patent rights nor the rights of
others. Motorola products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other
applications intended to support or sustain life, or for any other application in which the failure of the Motorola product could create a situation where personal injury
or death may occur. Should Buyer purchase or use Motorola products for any such unintended or unauthorized application, Buyer shall indemnify and hold Motorola
and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonable attorney fees
arising out of, directly or indirectly, any claim of personal injury or death associated with such unintended or unauthorized use, even if such claim alleges that
Motorola was negligent regarding the design or manufacture of the part. Motorola and are registered trademarks of Motorola, Inc. Motorola, Inc. is an Equal
Opportunity/Affirmative Action Employer.
How to reach us:

USA / EUROPE / Locations Not Listed: Motorola Literature Distribution; JAPAN: Nippon Motorola Ltd.; Tatsumi–SPD–JLDC, 6F Seibu–Butsuryu–Center,
P.O. Box 20912; Phoenix, Arizona 85036. 1–800–441–2447 or 602–303–5454 3–14–2 Tatsumi Koto–Ku, Tokyo 135, Japan. 03–81–3521–8315
MFAX: RMFAX0@email.sps.mot.com – TOUCHTONE 602–244–6609 ASIA/PACIFIC: Motorola Semiconductors H.K. Ltd.; 8B Tai Ping Industrial Park,
INTERNET: http://Design–NET.com 51 Ting Kok Road, Tai Po, N.T., Hong Kong. 852–26629298

◊
*MC1496/D*
MC1496/D
LM565/LM565C Phase Locked Loop
May 1999
LM565/LM565C
Phase Locked Loop
General Description n 0.2% linearity of demodulated output
n Linear triangle wave with in phase zero crossings
The LM565 and LM565C are general purpose phase locked available
loops containing a stable, highly linear voltage controlled os-
n TTL and DTL compatible phase detector input and
cillator for low distortion FM demodulation, and a double bal-
square wave output
anced phase detector with good carrier suppression. The
VCO frequency is set with an external resistor and capacitor, n Adjustable hold in range from ± 1% to > ± 60%
and a tuning range of 10:1 can be obtained with the same
capacitor. The characteristics of the closed loop Applications
system — bandwidth, response speed, capture and pull in n Data and tape synchronization
range — may be adjusted over a wide range with an external n Modems
resistor and capacitor. The loop may be broken between the
n FSK demodulation
VCO and the phase detector for insertion of a digital fre-
n FM demodulation
quency divider to obtain frequency multiplication.
n Frequency synthesizer
The LM565H is specified for operation over the −55˚C to
n Tone decoding
+125˚C military temperature range. The LM565CN is speci-
fied for operation over the 0˚C to +70˚C temperature range. n Frequency multiplication and division
n SCA demodulators
Telemetry receivers
Features n
n Signal regeneration
n 200 ppm/˚C frequency stability of the VCO
n Coherent demodulators
n Power supply range of ± 5 to ± 12 volts with 100 ppm/%
typical
Connection Diagrams
Metal Can Package Dual-in-Line Package
DS007853-2 DS007853-3
Order Number LM565H Order Number LM565CN

See NS Package Number H10C See NS Package Number N14A
© 1999 National Semiconductor Corporation DS007853 www.national.com

Absolute Maximum Ratings (Note 1) Operating Temperature Range
If Military/Aerospace specified devices are required, LM565H −55˚C to +125˚C
please contact the National Semiconductor Sales Office/ LM565CN 0˚C to +70˚C
Distributors for availability and specifications. Storage Temperature Range −65˚C to +150˚C
Supply Voltage ± 12V Lead Temperature
(Soldering, 10 sec.) 260˚C
Power Dissipation (Note 2) 1400 mW
Differential Input Voltage ± 1V
Electrical Characteristics
AC Test Circuit, TA = 25˚C, VCC = ± 6V
LM565 LM565C
Parameter Conditions Units
Min Typ Max Min Typ Max
Power Supply Current 8.0 12.5 8.0 12.5 mA
Input Impedance (Pins 2, 3) −4V < V2, V3 < 0V 7 10 5 kΩ
VCO Maximum Operating Co = 2.7 pF
300 500 250 500 kHz
Frequency
VCO Free-Running Frequency Co = 1.5 nF
Ro = 20 kΩ −10 0 +10 −30 0 +30 %
fo = 10 kHz
Operating Frequency
−100 −200 ppm/˚C
Temperature Coefficient
Frequency Drift with
0.1 1.0 0.2 1.5 %/V
Supply Voltage
Triangle Wave Output Voltage 2 2.4 3 2 2.4 3 Vp-p
Triangle Wave Output Linearity 0.2 0.5 %
Square Wave Output Level 4.7 5.4 4.7 5.4 Vp-p
Output Impedance (Pin 4) 5 5 kΩ
Square Wave Duty Cycle 45 50 55 40 50 60 %
Square Wave Rise Time 20 20 ns
Square Wave Fall Time 50 50 ns
Output Current Sink (Pin 4) 0.6 1 0.6 1 mA
VCO Sensitivity fo = 10 kHz 6600 6600 Hz/V
Demodulated Output Voltage ± 10% Frequency Deviation
250 300 400 200 300 450 mVp-p
(Pin 7)
Total Harmonic Distortion ± 10% Frequency Deviation 0.2 0.75 0.2 1.5 %
Output Impedance (Pin 7) 3.5 3.5 kΩ
DC Level (Pin 7) 4.25 4.5 4.75 4.0 4.5 5.0 V
Output Offset Voltage
30 100 50 200 mV
|V7 − V6|
Temperature Drift of |V7 − V6| 500 500 µV/˚C
AM Rejection 30 40 40 dB
Phase Detector Sensitivity KD 0.68 0.68 V/radian
Note 1: Absolute Maximum Ratings indicate limits beyond which damage to the device may occur. Operating Ratings indicate conditions for which the device is func-
tional, but do not guarantee specific performance limits. Electrical Characteristics state DC and AC electrical specifications under particular test conditions which guar-
antee specific performance limits. This assumes that the device is within the Operating Ratings. Specifications are not guaranteed for parameters where no limit is
given, however, the typical value is a good indication of device performance.
Note 2: The maximum junction temperature of the LM565 and LM565C is +150˚C. For operation at elevated temperatures, devices in the TO-5 package must be
derated based on a thermal resistance of +150˚C/W junction to ambient or +45˚C/W junction to case. Thermal resistance of the dual-in-line package is +85˚C/W.
www.national.com 2
Typical Performance Characteristics
Power Supply Current as a Lock Range as a Function VCO Frequency
Function of Supply Voltage of Input Voltage
DS007853-16
DS007853-15
DS007853-14
Oscillator Output Phase Shift vs Frequency VCO Frequency as a

Waveforms Function of Temperature
DS007853-17
DS007853-18
DS007853-19
Loop Gain vs Load Hold in Range as a

Resistance Function of R6–7
DS007853-20 DS007853-21
3 www.national.com
Schematic Diagram
DS007853-1
www.national.com 4
AC Test Circuit
DS007853-5
Note: S1 open for output offset voltage (V7 − V6) measurement.
Typical Applications
2400 Hz Synchronous AM Demodulator
DS007853-6
5 www.national.com
FSK Demodulator (2025–2225 cps)
DS007853-7
FSK Demodulator with DC Restoration
DS007853-8
www.national.com 6
Frequency Multiplier (x10)
DS007853-9
IRIG Channel 13 Demodulator
DS007853-10
7 www.national.com
Applications Information
Lag-Lead Filter
In designing with phase locked loops such as the LM565, the
important parameters of interest are:
FREE RUNNING FREQUENCY
LOOP GAIN: relates the amount of phase change between

the input signal and the VCO signal for a shift in input signal DS007853-12
frequency (assuming the loop remains in lock). In servo
theory, this is called the “velocity error coefficient.” A simple lag filter may be used for wide closed loop band-
width applications such as modulation following where the
frequency deviation of the carrier is fairly high (greater than
10%), or where wideband modulating signals must be fol-
lowed.
The natural bandwidth of the closed loop response may be
found from:
The loop gain of the LM565 is dependent on supply voltage,

and may be found from:
Associated with this is a damping factor:
For narrow band applications where a narrow noise band-

fo = VCO frequency in Hz width is desired, such as applications involving tracking a
Vc = total supply voltage to circuit slowly varying carrier, a lead lag filter should be used. In gen-
Loop gain may be reduced by connecting a resistor between eral, if 1/R1C1 < Ko KD, the damping factor for the loop be-
pins 6 and 7; this reduces the load impedance on the output comes quite small resulting in large overshoot and possible
amplifier and hence the loop gain. instability in the transient response of the loop. In this case,
HOLD IN RANGE: the range of frequencies that the loop will the natural frequency of the loop may be found from
remain in lock after initially being locked.
fo = free running frequency of VCO

R2 is selected to produce a desired damping factor δ, usually
Vc = total supply voltage to the circuit
between 0.5 and 1.0. The damping factor is found from the
THE LOOP FILTER approximation:
In almost all applications, it will be desirable to filter the sig- δ ) π τ2fn
nal at the output of the phase detector (pin 7); this filter may These two equations are plotted for convenience.
take one of two forms:
Filter Time Constant vs Natural Frequency
Simple Lead Filter
DS007853-11
DS007853-13
www.national.com 8
Applications Information (Continued) Capacitor C2 should be much smaller than C1 since its func-
tion is to provide filtering of carrier. In general C2 ≤ 0.1 C1.
Damping Time Constant vs Natural Frequency
DS007853-14
9 www.national.com
Metal Can Package (H)

Order Number LM565H
NS Package Number H10C
Dual-In-Line Package (N)

Order Number LM565CN
NS Package Number N14A
www.national.com 10
LM565/LM565C Phase Locked Loop
Notes
LIFE SUPPORT POLICY

DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT AND GENERAL
COUNSEL OF NATIONAL SEMICONDUCTOR CORPORATION. As used herein:
systems which, (a) are intended for surgical implant support device or system whose failure to perform
into the body, or (b) support or sustain life, and can be reasonably expected to cause the failure of
whose failure to perform when properly used in the life support device or system, or to affect its
accordance with instructions for use provided in the safety or effectiveness.
labeling, can be reasonably expected to result in a
significant injury to the user.
Corporation Europe Asia Pacific Customer Japan Ltd.
Americas Fax: +49 (0) 1 80-530 85 86 Response Group Tel: 81-3-5639-7560
Tel: 1-800-272-9959 Email: europe.support@nsc.com Tel: 65-2544466 Fax: 81-3-5639-7507
Fax: 1-800-737-7018 Deutsch Tel: +49 (0) 1 80-530 85 85 Fax: 65-2504466
Email: support@nsc.com English Tel: +49 (0) 1 80-532 78 32 Email: sea.support@nsc.com
Français Tel: +49 (0) 1 80-532 93 58
www.national.com Italiano Tel: +49 (0) 1 80-534 16 80
DM74LS86 Quad 2-Input Exclusive-OR Gate
August 1986
Revised March 2000
DM74LS86
Quad 2-Input Exclusive-OR Gate
General Description
This device contains four independent gates each of which
performs the logic exclusive-OR function.
Ordering Code:
Order Number Package Number Package Description
DM74LS86M M14A 14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 Narrow
DM74LS86SJ M14D 14-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide
DM74LS86N N14A 14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide
Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.
Connection Diagram Function Table

Y = A ⊕ B = A B + AB
Inputs Output
A B Y
L L L
L H H
H L H
H H L
H = HIGH Logic Level
L = LOW Logic Level
© 2000 Fairchild Semiconductor Corporation DS006380 www.fairchildsemi.com

DM74LS86
Absolute Maximum Ratings(Note 1)
Note 1: The “Absolute Maximum Ratings” are those values beyond which
Supply Voltage 7V the safety of the device cannot be guaranteed. The device should not be
operated at these limits. The parametric values defined in the Electrical
Input Voltage 7V Characteristics tables are not guaranteed at the absolute maximum ratings.
Operating Free Air Temperature Range 0°C to +70°C The “Recommended Operating Conditions” table will define the conditions
for actual device operation.
Storage Temperature Range −65°C to +150°C
Recommended Operating Conditions

Symbol Parameter Min Nom Max Units
VCC Supply Voltage 4.75 5 5.25 V
VIH HIGH Level Input Voltage 2 V
VIL LOW Level Input Voltage 0.8 V
IOH HIGH Level Output Current −0.4 mA
IOL LOW Level Output Current 8 mA
TA Free Air Operating Temperature 0 70 °C
over recommended operating free air temperature range (unless otherwise noted)
Typ
Symbol Parameter Conditions Min Max Units
(Note 2)
VI Input Clamp Voltage VCC = Min, II = −18 mA −1.5 V
VOH HIGH Level VCC = Min, IOH = Max,
2.7 3.4 V
Output Voltage VIL = Max, VIH = Min
VOL LOW Level VCC = Min, IOL = Max,
0.35 0.5
Output Voltage VIL = Max, VIH = Min V
IOL = 4 mA, VCC = Min 0.25 0.4
II Input Current @ Max Input Voltage VCC = Max, VI = 7V 0.2 mA
IIH HIGH Level Input Current VCC = Max, VI = 2.7V 40 µA
IIL LOW Level Input Current VCC = Max, VI = 0.4V −0.6 mA
IOS Short Circuit Output Current VCC = Max (Note 3) −20 −100 mA
ICCH Supply Current with Outputs HIGH VCC = Max (Note 4) 6.1 10 mA
ICCL Supply Current with Outputs LOW VCC = Max (Note 5) 9 15 mA
Note 2: All typicals are at VCC = 5V, TA = 25°C.
Note 3: Not more than one output should be shorted at a time, and the duration should not exceed one second.
Note 4: ICCH is measured with all outputs OPEN, one input at each gate at 4.5V, and the other inputs grounded.
Note 5: ICCL is measured with all outputs OPEN and all inputs grounded.
Switching Characteristics
at VCC = 5V and TA = 25°C
RL = 2 kΩ
Symbol Parameter Conditions CL = 15 pF CL = 50 pF Units
Min Max Min Max
tPLH Propagation Delay Time Other
18 23 ns
LOW-to-HIGH Level Output Input
tPHL Propagation Delay Time Low
17 21 ns
HIGH-to-LOW Level Output
tPLH Propagation Delay Time Other
10 15 ns
LOW-to-HIGH Level Output Input
tPHL Propagation Delay Time High
12 15 ns
www.fairchildsemi.com 2
DM74LS86
14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 Narrow
Package Number M14A
3 www.fairchildsemi.com
DM74LS86
Physical Dimensions inches (millimeters) unless otherwise noted (Continued)
14-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide
Package Number M14D
DM74LS86 Quad 2-Input Exclusive-OR Gate
14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide

Package Number N14A
Fairchild does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and
Fairchild reserves the right at any time without notice to change said circuitry and specifications.
LIFE SUPPORT POLICY
FAIRCHILD’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT
DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF FAIRCHILD
SEMICONDUCTOR CORPORATION. As used herein:
1. Life support devices or systems are devices or systems 2. A critical component in any component of a life support
which, (a) are intended for surgical implant into the device or system whose failure to perform can be rea-
body, or (b) support or sustain life, and (c) whose failure sonably expected to cause the failure of the life support
to perform when properly used in accordance with device or system, or to affect its safety or effectiveness.
instructions for use provided in the labeling, can be rea-
sonably expected to result in a significant injury to the www.fairchildsemi.com
user.
This datasheet has been downloaded from:
www.DatasheetCatalog.com
Datasheets for electronic components.

DM74LS00 Quad 2-Input NAND Gate
August 1986
Revised March 2000
DM74LS00
Quad 2-Input NAND Gate
General Description
This device contains four independent gates each of which
performs the logic NAND function.
Ordering Code:
Order Number Package Number Package Description
DM74LS00M M14A 14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 Narrow
DM74LS00SJ M14D 14-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide
DM74LS00N N14A 14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide
Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.
Connection Diagram Function Table

Y = AB
Inputs Output
A B Y
L L H
L H H
H L H
H H L
H = HIGH Logic Level
L = LOW Logic Level
© 2000 Fairchild Semiconductor Corporation DS006439 www.fairchildsemi.com

DM74LS00
Absolute Maximum Ratings(Note 1)
Note 1: The “Absolute Maximum Ratings” are those values beyond which
Supply Voltage 7V the safety of the device cannot be guaranteed. The device should not be
operated at these limits. The parametric values defined in the Electrical
Input Voltage 7V Characteristics tables are not guaranteed at the absolute maximum ratings.
Operating Free Air Temperature Range 0°C to +70°C The “Recommended Operating Conditions” table will define the conditions
for actual device operation.
Storage Temperature Range −65°C to +150°C

Symbol Parameter Min Nom Max Units
VCC Supply Voltage 4.75 5 5.25 V
VIH HIGH Level Input Voltage 2 V
VIL LOW Level Input Voltage 0.8 V
IOH HIGH Level Output Current −0.4 mA
IOL LOW Level Output Current 8 mA
TA Free Air Operating Temperature 0 70 °C
over recommended operating free air temperature range (unless otherwise noted)
Typ
(Note 2)
VI Input Clamp Voltage VCC = Min, II = −18 mA −1.5 V
VOH HIGH Level VCC = Min, IOH = Max,
2.7 3.4 V
Output Voltage VIL = Max
VOL LOW Level VCC = Min, IOL = Max,
0.35 0.5
Output Voltage VIH = Min V
IOL = 4 mA, VCC = Min 0.25 0.4
II Input Current @ Max Input Voltage VCC = Max, VI = 7V 0.1 mA
IIH HIGH Level Input Current VCC = Max, VI = 2.7V 20 µA
IIL LOW Level Input Current VCC = Max, VI = 0.4V −0.36 mA
IOS Short Circuit Output Current VCC = Max (Note 3) −20 −100 mA
ICCH Supply Current with Outputs HIGH VCC = Max 0.8 1.6 mA
ICCL Supply Current with Outputs LOW VCC = Max 2.4 4.4 mA
Note 2: All typicals are at VCC = 5V, TA = 25°C.
Note 3: Not more than one output should be shorted at a time, and the duration should not exceed one second.
Switching Characteristics
at VCC = 5V and TA = 25°C
RL = 2 kΩ
Symbol Parameter CL = 15 pF CL = 50 pF Units
Min Max Min Max
tPLH Propagation Delay Time
3 10 4 15 ns
LOW-to-HIGH Level Output
tPHL Propagation Delay Time
3 10 4 15 ns
DM74LS00
14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 Narrow
Package Number M14A
DM74LS00
14-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide
Package Number M14D
DM74LS00 Quad 2-Input NAND Gate
14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide

Package Number N14A
Fairchild does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and
Fairchild reserves the right at any time without notice to change said circuitry and specifications.
LIFE SUPPORT POLICY
FAIRCHILD’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT
DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF FAIRCHILD
1. Life support devices or systems are devices or systems 2. A critical component in any component of a life support
which, (a) are intended for surgical implant into the device or system whose failure to perform can be rea-
body, or (b) support or sustain life, and (c) whose failure sonably expected to cause the failure of the life support
to perform when properly used in accordance with device or system, or to affect its safety or effectiveness.
instructions for use provided in the labeling, can be rea-
sonably expected to result in a significant injury to the www.fairchildsemi.com
user.
This datasheet has been downloaded from:
www.DatasheetCatalog.com
Datasheets for electronic components.

Unit: mm
19.20
20.00 Max
16 9
7.40 Max
6.30
1 8
1.3
1.11 Max
7.62
2.54 Min 5.06 Max

0.51 Min
+ 0.13
2.54 ± 0.25 0.48 ± 0.10 0.25 – 0.05
0° – 15°
Hitachi Code DP-16
JEDEC Conforms
EIAJ Conforms
Weight (reference value) 1.07 g
Unit: mm
10.06
10.5 Max
16 9
5.5
1 8
*0.22 ± 0.05
0.20 ± 0.04
7.80 +– 0.30
0.20
2.20 Max
0.80 Max 1.15
0° – 8°
0.10 ± 0.10
1.27 0.70 ± 0.20
*0.42 ± 0.08
0.40 ± 0.06
0.15
0.12 M
Hitachi Code FP-16DA
JEDEC —
*Dimension including the plating thickness EIAJ Conforms
Base material dimension Weight (reference value) 0.24 g
Unit: mm
9.9
10.3 Max
16 9
3.95
1 8
1.75 Max
1.27
*0.22 ± 0.03
0.20 ± 0.03
6.10 +– 0.30
0.10
0.11
0.14 +– 0.04
0.635 Max 1.08
0° – 8°
0.60 +– 0.20
0.67
*0.42 ± 0.08 0.15
0.40 ± 0.06
0.25 M
Hitachi Code FP-16DN

JEDEC Conforms
*Dimension including the plating thickness EIAJ Conforms
Base material dimension Weight (reference value) 0.15 g
Cautions
1. Hitachi neither warrants nor grants licenses of any rights of Hitachi’s or any third party’s patent,
copyright, trademark, or other intellectual property rights for information contained in this document.
Hitachi bears no responsibility for problems that may arise with third party’s rights, including
intellectual property rights, in connection with use of the information contained in this document.
2. Products and product specifications may be subject to change without notice. Confirm that you have
received the latest product standards or specifications before final design, purchase or use.
3. Hitachi makes every attempt to ensure that its products are of high quality and reliability. However,
contact Hitachi’s sales office before using the product in an application that demands especially high
quality and reliability or where its failure or malfunction may directly threaten human life or cause risk
of bodily injury, such as aerospace, aeronautics, nuclear power, combustion control, transportation,
traffic, safety equipment or medical equipment for life support.
4. Design your application so that the product is used within the ranges guaranteed by Hitachi particularly
for maximum rating, operating supply voltage range, heat radiation characteristics, installation
conditions and other characteristics. Hitachi bears no responsibility for failure or damage when used
beyond the guaranteed ranges. Even within the guaranteed ranges, consider normally foreseeable
failure rates or failure modes in semiconductor devices and employ systemic measures such as fail-
safes, so that the equipment incorporating Hitachi product does not cause bodily injury, fire or other
consequential damage due to operation of the Hitachi product.
5. This product is not designed to be radiation resistant.
6. No one is permitted to reproduce or duplicate, in any form, the whole or part of this document without
written approval from Hitachi.
7. Contact Hitachi’s sales office for any questions regarding this document or Hitachi semiconductor
products.
Hitachi, Ltd.
Semiconductor & Integrated Circuits.
Nippon Bldg., 2-6-2, Ohte-machi, Chiyoda-ku, Tokyo 100-0004, Japan
Tel: Tokyo (03) 3270-2111 Fax: (03) 3270-5109
URL NorthAmerica : http:semiconductor.hitachi.com/
Europe : http://www.hitachi-eu.com/hel/ecg
Asia (Singapore) : http://www.has.hitachi.com.sg/grp3/sicd/index.htm
Asia (Taiwan) : http://www.hitachi.com.tw/E/Product/SICD_Frame.htm
Asia (HongKong) : http://www.hitachi.com.hk/eng/bo/grp3/index.htm
Japan : http://www.hitachi.co.jp/Sicd/indx.htm
For further information write to:
Hitachi Semiconductor Hitachi Europe GmbH Hitachi Asia Pte. Ltd. Hitachi Asia (Hong Kong) Ltd.
(America) Inc. Electronic components Group 16 Collyer Quay #20-00 Group III (Electronic Components)
179 East Tasman Drive, Dornacher Stra§e 3 Hitachi Tower 7/F., North Tower, World Finance Centre,
San Jose,CA 95134 D-85622 Feldkirchen, Munich Singapore 049318 Harbour City, Canton Road, Tsim Sha Tsui,
Tel: <1> (408) 433-1990 Germany Tel: 535-2100 Kowloon, Hong Kong
Fax: <1>(408) 433-0223 Tel: <49> (89) 9 9180-0 Fax: 535-1533 Tel: <852> (2) 735 9218
Fax: <49> (89) 9 29 30 00 Fax: <852> (2) 730 0281
Hitachi Europe Ltd. Hitachi Asia Ltd. Telex: 40815 HITEC HX
Electronic Components Group. Taipei Branch Office
Whitebrook Park 3F, Hung Kuo Building. No.167,
Lower Cookham Road Tun-Hwa North Road, Taipei (105)
Maidenhead Tel: <886> (2) 2718-3666
Berkshire SL6 8YA, United Kingdom Fax: <886> (2) 2718-8180
Tel: <44> (1628) 585000
Fax: <44> (1628) 778322
Copyright ' Hitachi, Ltd., 1999. All rights reserved. Printed in Japan.
D Flip-Flops with Preset, Clear and Complementary Outputs
54LS74/DM54LS74A/DM74LS74A Dual Positive-Edge-Triggered
June 1989
54LS74/DM54LS74A/DM74LS74A
Dual Positive-Edge-Triggered D Flip-Flops
with Preset, Clear and Complementary Outputs
General Description
This device contains two independent positive-edge-trig- violated. A low logic level on the preset or clear inputs will
gered D flip-flops with complementary outputs. The informa- set or reset the outputs regardless of the logic levels of the
tion on the D input is accepted by the flip-flops on the posi- other inputs.
tive going edge of the clock pulse. The triggering occurs at a
voltage level and is not directly related to the transition time Features
of the rising edge of the clock. The data on the D input may Y Alternate military/aerospace device (54LS74) is avail-
be changed while the clock is low or high without affecting able. Contact a National Semiconductor Sales Office/
the outputs as long as the data setup and hold times are not Distributor for specifications.
Connection Diagram
TL/F/6373 – 1
Order Number 54LS74DMQB, 54LS74FMQB, 54LS74LMQB,
DM54LS74AJ, DM54LS74AW, DM74LS74AM or DM74LS74AN
See NS Package Number E20A, J14A, M14A, N14A or W14B
Function Table
Inputs Outputs
PR CLR CLK D Q Q
L H X X H L
H L X X L H
L L X X H* H*
H H u H H L
H H u L L H
H H L X Q0 Q0
H e High Logic Level
X e Either Low or High Logic Level
L e Low Logic Level
u e Positive-going Transition
* e This configuration is nonstable; that is, it will not persist when either the preset
and/or clear inputs return to their inactive (high) level.
Q0 e The output logic level of Q before the indicated input conditions were established.
C1995 National Semiconductor Corporation TL/F/6373 RRD-B30M105/Printed in U. S. A.

Absolute Maximum Ratings (Note)
If Military/Aerospace specified devices are required, Note: The ‘‘Absolute Maximum Ratings’’ are those values
please contact the National Semiconductor Sales beyond which the safety of the device cannot be guaran-
Office/Distributors for availability and specifications. teed. The device should not be operated at these limits. The
Supply Voltage 7V parametric values defined in the ‘‘Electrical Characteristics’’
table are not guaranteed at the absolute maximum ratings.
Input Voltage 7V
The ‘‘Recommended Operating Conditions’’ table will define
Operating Free Air Temperature Range the conditions for actual device operation.
DM54LS and 54LS b 55§ C to a 125§ C
DM74LS 0§ C to a 70§ C
Storage Temperature Range b 65§ C to a 150§ C

DM54LS74A DM74LS74A
Symbol Parameter Units
Min Nom Max Min Nom Max
VCC Supply Voltage 4.5 5 5.5 4.75 5 5.25 V
VIH High Level Input Voltage 2 2 V
VIL Low Level Input Voltage 0.7 0.8 V
IOH High Level Output Current b 0.4 b 0.4 mA
IOL Low Level Output Current 4 8 mA
fCLK Clock Frequency (Note 2) 0 25 0 25 MHz
fCLK Clock Frequency (Note 3) 0 20 0 20 MHz
tW Pulse Width Clock High 18 18
(Note 2)
Preset Low 15 15 ns
Clear Low 15 15
tW Pulse Width Clock High 25 25
(Note 3)
Preset Low 20 20 ns
Clear Low 20 20
tSU Setup Time (Notes 1 and 2) 20u 20u ns
tSU Setup Time (Notes 1 and 3) 25u 25u ns
tH Hold Time (Note 1 and 4) 0u 0u ns
TA Free Air Operating Temperature b 55 125 0 70 §C
Note 1: The symbol ( u) indicates the rising edge of the clock pulse is used for reference.
Note 2: CL e 15 pF, RL e 2 kX, TA e 25§ C, and VCC e 5V.
Note 3: CL e 50 pF, RL e 2 kX, TA e 25§ C, and VCC e 5V.
Note 4: TA e 25§ C and VCC e 5V.
2
Electrical Characteristics over recommended operating free air temperature range (unless otherwise noted)
Typ
(Note 1)
VI Input Clamp Voltage VCC e Min, II e b18 mA b 1.5 V
VOH High Level Output VCC e Min, IOH e Max DM54 2.5 3.4
V
Voltage VIL e Max, VIH e Min DM74 2.7 3.4
VOL Low Level Output VCC e Min, IOL e Max DM54 0.25 0.4
Voltage VIL e Max, VIH e Min DM74 0.35 0.5 V
IOL e 4 mA, VCC e Min DM74 0.25 0.4
II Input Current @ Max VCC e Max Data 0.1
Input Voltage VI e 7V Clock 0.1
mA
Preset 0.2
Clear 0.2
IIH High Level Input VCC e Max Data 20
Current VI e 2.7V Clock 20
mA
Clear 40
Preset 40
IIL Low Level Input VCC e Max Data b 0.4
Current VI e 0.4V
Clock b 0.4
mA
Preset b 0.8
Clear b 0.8
IOS Short Circuit VCC e Max DM54 b 20 b 100

mA
Output Current (Note 2)
DM74 b 20 b 100
ICC Supply Current VCC e Max (Note 3) 4 8 mA

Note 1: All typicals are at VCC e 5V, TA e 25§ C.
Note 2: Not more than one output should be shorted at a time, and the duration should not exceed one second. For devices, with feedback from the outputs, where
shorting the outputs to ground may cause the outputs to change logic state an equivalent test may be performed where VO e 2.25V and 2.125V for DM54 and
DM74 series, respectively, with the minimum and maximum limits reduced by one half from their stated values. This is very useful when using automatic test
equipment.
Note 3: With all outputs open, ICC is measured with CLOCK grounded after setting the Q and Q outputs high in turn.
Switching Characteristics at VCC e 5V and TA e 25§ C (See Section 1 for Test Waveforms and Output Load)
RL e 2 kX
From (Input)
Symbol Parameter To (Output) CL e 15 pF CL e 50 pF Units
Min Max Min Max
fMAX Maximum Clock Frequency 25 20 MHz
tPLH Propagation Delay Time Clock to
25 35 ns
Low to High Level Output Q or Q
tPHL Propagation Delay Time Clock to
30 35 ns
High to Low Level Output Q or Q
tPLH Propagation Delay Time Preset
25 35 ns
Low to High Level Output to Q
tPHL Propagation Delay Time Preset
30 35 ns
High to Low Level Output to Q
tPLH Propagation Delay Time Clear
25 35 ns
Low to High Level Output to Q
tPHL Propagation Delay Time Clear
30 35 ns
High to Low Level Output to Q
3
Physical Dimensions inches (millimeters)
Ceramic Leadless Chip Carrier Package (E)

Order Number 54LS74LMQB
NS Package Number E20A
14-Lead Ceramic Dual-In-Line Package (J)

Order Number 54LS74DMQB or DM54LS74AJ
NS Package Number J14A
4
Physical Dimensions inches (millimeters) (Continued)
14-Lead Small Outline Molded Package (M)

Order Number DM74LS74AM
NS Package Number M14A
14-Lead Molded Dual-In-Line Package (N)

Order Number DM74LS74AN
NS Package Number N14A
5
54LS74/DM54LS74A/DM74LS74A Dual Positive-Edge-Triggered
D Flip-Flops with Preset, Clear and Complementary Outputs
Physical Dimensions inches (millimeters) (Continued)
14-Lead Ceramic Flat Package (W)

Order Number 54LS74FMQB or DM54LS74AW
NS Package Number W14B
LIFE SUPPORT POLICY
DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF NATIONAL
systems which, (a) are intended for surgical implant support device or system whose failure to perform can
into the body, or (b) support or sustain life, and whose be reasonably expected to cause the failure of the life
failure to perform, when properly used in accordance support device or system, or to affect its safety or
with instructions for use provided in the labeling, can effectiveness.
be reasonably expected to result in a significant injury
to the user.

Corporation Europe Hong Kong Ltd. Japan Ltd.
1111 West Bardin Road Fax: (a49) 0-180-530 85 86 13th Floor, Straight Block, Tel: 81-043-299-2309
Arlington, TX 76017 Email: cnjwge @ tevm2.nsc.com Ocean Centre, 5 Canton Rd. Fax: 81-043-299-2408
Tel: 1(800) 272-9959 Deutsch Tel: (a49) 0-180-530 85 85 Tsimshatsui, Kowloon
Fax: 1(800) 737-7018 English Tel: (a49) 0-180-532 78 32 Hong Kong
Fran3ais Tel: (a49) 0-180-532 93 58 Tel: (852) 2737-1600
Italiano Tel: (a49) 0-180-534 16 80 Fax: (852) 2736-9960

Full PDF

Diunggah oleh

Informasi Dokumen

Judul Asli

Hak Cipta

Format Tersedia

Bagikan dokumen Ini

Bagikan atau Tanam Dokumen

Opsi Berbagi

Apakah menurut Anda dokumen ini bermanfaat?

Apakah konten ini tidak pantas?

Hak Cipta:

Format Tersedia

Full PDF

Diunggah oleh

Hak Cipta:

Format Tersedia

DEMODULATOR QPSK

(QUADRATURE PHASE SHIFT KEYING)

Diajukan Untuk Memenuhi Salah Satu Syarat

Memperoleh Gelar Sarjana Teknik pada

Program Studi Teknik Elektro

Fakultas Sains dan Teknologi

Yohana Febrianti Sumardi

PROGRAM STUDI TEKNIK ELEKTRO

Presented as Partial Fulfillment of the Requirements

ELECTRICAL ENGINEERING STUDY PROGRAM

Telah dipertahankan di depan Panitia Penguji

Susunan Panitia Penguji

Nama Lengkap Tanda Tangan

Ketua : Martanto, S.T., M.T. ...................................

Sekretaris : Damar Widjaja, S.T., M.T. ...................................

Anggota : A. Bayu Primawan, S.T., M.Eng. ...................................

Anggota : Pius Yozy Merucahyo, S.T., M.T. ...................................

Ir. Greg. Heliarko, S.J., S.S.,B.S.T., M.A., M. Sc.

dan daftar pustaka, sebagaimana layaknya karya ilmiah.

Yogyakarta, 22 Februari 2008

Yohana Febrianti Sumardi

Orang yang tidak mau mendengarkan kritik

Ketika seorang sahabat melukai kita,

Kata kunci : demodulator QPSK, modulasi fasa.

Key word: QPSK demodulator, phase modulation.

waktu untuk membimbing penulis.

2. Bapak Martanto, ST.,MT., yang telah bersedia meluangkan waktu dan

kesabaran dalam membimbing. Terima kasih pula untuk seluruh

dosen-dosenku di Fakultas Teknik atas segala ilmu yang berguna

3. Papa, Mama, Yang Ti, Mbah putri di Kartasura, serta kakakku

Danang. Terima kasih atas segalanya. Thanx for you’re love…

4. Untuk Tante Yekti, Om Budi, Titin, terima kasih atas tumpangan

hidupnya selama di Yogya.

belajar untuk hidup sabar.

6. Sahabat-sahabatku Inggit Suminggit, Amoh alias Gigih , Cik Mer,

kita yang selalu penuh dengan canda tawa.

7. Teman-teman di Purwokerto Mekar, Pitha, Ethink, Vevi, Veni, Novi,

dan Yaya, terima kasih support-nya I love you all.

bantuannya di Laboratorium dan kesabarannya.

9. Semua teman-teman Teknik Elektro angkatan 2003 mari kita berkarya

10. Teman-teman di PMK Apostolos, mari kita bertumbuh bersama.

maupun bagi semua pihak yang membacanya.

Yogyakarta, Februari 2008

Lembar Pengesahan Pembimbing .................................................................. iii

Lembar Pengesahan Tugas Akhir................................................................... iv

Lembar Pernyataan keaslian karya.................................................................. v

Halaman Persembahan.................................................................................... vii

Daftar Isi ........................................................................................................ xii

Daftar Gambar ................................................................................................ xvi

Daftar Tabel .................................................................................................. xx

Daftar Lampiran ............................................................................................ xxi

BAB I. Pendahuluan ....................................................................................... 1

1.1. Latar Belakang .................................................................................. 1

1.2. Batasan Masalah ................................................................................ 2

1.3. Tujuan Penelitian ............................................................................... 2

1.4. Manfaat Penelitian ............................................................................. 2

1.5. Metoda Penelitian .............................................................................. 2

1.6. Sistematika Penulisan ..................................................................... 3

2.2. Modulasi Digital ................................................................................ 5

2.2.1. Amplitude Shift Keying (ASK) ................................................. 5

2.2.2. Frequency Shift Keying (FSK) ................................................ 6

2.2.3 Phase Shift Keying (PSK) ........................................................ 6

2.3. Phase Shift Keying (PSK) ................................................................. 7