Perc.

5 – Rangkaian Sekuensial ( Flip-Flop )

Percobaan 5
Rangkaian Sekuensial ( Flip-Flop )
Tujuan :  Menunjukkan cara kerja RS FF , JK FF sebagai rangkaian dasar counter dan register
dan bisa membuat timing diagramnya.
 Mengetahui fungsi rangkaian flip-flop.
 Dapat mengetahui perbedaan antara rangkaian kombinasional dan rangkaian
sekuensial.

Peralatan dan Komponen :

 Komputer
 Program Xilinx ISE 14.5

Langkah Pengujian :
 Rancang menggunakan program Xilinx ISE 14.5 sesuai dengan gambar rangkaian.
 Uji rangkaian yang sudah anda buat dengan melihat output timing diagramnya.
 Lengkapi Tabel Data Percobaan, kemudian buatlah kesimpulan.

31
Perc.5 – Rangkaian Sekuensial ( Flip-Flop )

DATA PENGAMATAN PERCOBAAN 5

F1. Rangkaian Dasar RS Flip-Flop Gerbang NOR

Langkah pertama, bukalah software Xilinx ISE Design Suite 14.5

Kemudian pilihlah new project seperti gambar di bawah ini.

Kemudian berilah nama file kalian sesuai keinginan

32
Perc.5 – Rangkaian Sekuensial ( Flip-Flop )
Langkah selanjutnya rubah pengaturan project kalian seperti gambar di bawah ini, jika sudah klik

Next dan kemudian klik Finish

Jika sudah, maka akan tampil layar kerja dari Xilinx ISE 14.5

Setelah itu, kita akan membuat project baru dengan cara memilih radio button pada bagian
Simulation

33
Perc.5 – Rangkaian Sekuensial ( Flip-Flop )
Lalu klik kanan pada ruang Hierarchy > new source > pilih Schematic > berilah nama file yang
kalian inginkan. Jika sudah klik Next

Maka akan tampil lembar kerja dengan ekstensi .sch (schematic). Untuk pemasangan gerbang
logika, pilih tab symbol yang ada pada bagian bawah kotak Hierarchy, masukan nama gerbang dan
jumlah inputannya. Tarik dan taruh nama gerbang logika yang dicari pada lembar kerja.

Maka akan muncul gerbang yang diinginkan pada lembar kerja. Sambungkan menjadi rangkaian
sekuensial atau kombinasional, dan jangan lupa untuk memberi penanda Input-Outputnya (double
click pada labelnya)

34
Perc.5 – Rangkaian Sekuensial ( Flip-Flop )
Setelah itu save project kalian dan jangan lupa untuk synthesis hasil rancangan rangkaian kalian,
agar bisa mendeteksi adanya kesalahan.

Lalu pada kotak Hierarchy terdapat file sch kalian, klik kanan pada file kalian kemudian pilih new
source, pilih Verilog Text Fixture dan berilah nama file baru kalian, dan klik next jika sudah.

Maka akan tampil lembar kerja kodingan. Kita masukan kodingan sesuai gambar di bawah ini untuk
memberikan input secara sekuensial pada masing-masing port inputan yang sudah kita atur pada
bagian sebelumnya

35
Perc.5 – Rangkaian Sekuensial ( Flip-Flop )

DataSheet IC 74LS02 :

Rangkaian Dasar RS Flip-flop

IC 74LS02
Setelah membuat rangkaian diatas, tambahkan
program seperti dibawah. Petunjuk Bantu :
Saat pergantian nilai input
S dan R, dari 0 ke 1 atau
sebaliknya,usahakan
dilakukan pada saat CP
berada di 0 (indikator
LED CP OFF), lalu saat
pergantian CP dari 0 ke 1,
amati outputnya.
Simulasikan pertama
mulai S=0 dan R=1

Tabel Data Rangkaian Dasar RS Flip-Flop Gerbang

NOR
Clock S R Q Q’ Keterangan

 0 0
 0 1
 1 0
 1 1
 0 0
 0 1
 1 0
 1 1

36
Perc.5 – Rangkaian Sekuensial ( Flip-Flop )
Lengkapi Timming Diagram berikut ini :

F2. Rangkaian Dasar RS Flip-Flop Gerbang NAND

S 1
IC1 3 Q DataSheet IC 74LS00 :
2
14 13 12 11 10 9 8
Vcc

4
IC1 6 Q
R 5
Gnd
1 2 3 4 5 6 7

Rangkaian Dasar RS Flip-flop IC74LS00

Petunjuk Bantu :
Lakukan seperti percobaan sebelumnya.
Saat pergantian nilai input
Tabel Data Rangkaian Dasar RS Flip-Flop Gerbang S dan R, dari 0 ke 1 atau
NAND sebaliknya, usahakan
Clock S R Q Q’ Keterangan dilakukan pada saat CP
berada di 0 (indikator
 0 0 LED CP OFF), lalu saat
 0 1 pergantian CP dari 0 ke 1,
amati outputnya.
 1 0
 1 1
 0 0
 0 1
 1 0
 1 1

37
Perc.5 – Rangkaian Sekuensial ( Flip-Flop )
Lengkapi Timming Diagram berikut ini :

F3. D Flip-Flop

DataSheet IC 74LS00 :

Rangkaian D Flip-Flop

38
Perc.5 – Rangkaian Sekuensial ( Flip-Flop )

Setelah membuat rangkaian diatas, tambahkan program seperti dibawah.

Tabel Data Percobaan Rangkaian D Flip-Flop

Clock D Q Q’ Keterangan

 0

 1

Lengkapi Timming Diagram berikut ini :

39
Perc.5 – Rangkaian Sekuensial ( Flip-Flop )
PERCOBAAN MANDIRI 5

1. Buatlah rancangan pada Xilinx ISE 14.5 dan catat input-outputnya dengan logika sebagai
berikut :
Y = A’B + AB’C + A’CD

Tabel Logika
A B C D Y
0 0 0 0
0 1 0 1
1 0 1 0
1 1 1 1

Output pada persamaan logika diatas identik dengan output gerbang?

Timing Diagram Output :

A:

B:

C:

D:

Y:

Paraf Asisten :
Tgl :
Nama Ass :

Paraf :

40