Kementerian Pendidikan dan Kebudayaan

Politeknik Negeri Malang

BAB V
RANGKAIAN LOGIKA PENGOLAH DATA

Capaian Pembelajaran
Setelah mempelajari materi ini, mahasiswa akan mampu :
• Menjelaskan pengertian Encoder dan Decoder.
• Menjelaskan pengertian Multiplekser dan Demultiplekser.

5.1 Pendahuluan
Sistem digital selalu berisi data atau informasi dalam bentuk kode biner dan
terus menerus dioperasikan. Pada bab ini akan dibahas beberapa macam rangkaian
digital yang penerapannya meliputi : pengubahan data dari satu bentuk ke bentuk
lainnya, pemilihan satu keluaran dari beberapa kumpulan data dan penyebaran
data ke satu dari beberapa tujuan.
Beberapa rangkaian logika yang melakukan fungsi-fungsi tersebut sudah
tersedia dalam IC pada kategori MSI, untuk itu disini akan ditekankan pada
perancangan penerapannya dengan mengetahui bagaimana IC tersebut digunakan.

5.2 Encoder (Pengkode)

Encoder adalah rangkaian digital yang masukannya digit desimal dan / atau
karakter alfabet dengan kode biner keluaran yang menyatakan fungsi
masukannya.
Secara umum Encoder mempunyai beberapa (M) saluran masukan, hanya
satu yang diaktifkan pada satu saat dan menghasilkan N-bit kode keluaran yang
tergantung pada masukan yang diaktifkan, pengertian aktif bisa rendah (0) atau
tinggi (1). Jadi jika salah satu masukan aktifnya 1, maka keluaran lainnya adalah
0; dan sebaliknya. Gambar 5.1 menunjukkan diagram umum Encoder dengan M
masukan dan N keluaran (M  2N), dengan masukan aktif tinggi (normalnya
rendah). Tiap saluran masukannya yang diaktifkan akan menghasilkan satu
kemungkinan keluaran.
Jika jumlah masukan M = 8 maka keluarannya N = 3, Encoder demikian
dinamakan Encoder oktal ke biner, karena mengkonversikan 8 (oktal) masukan ke

TEKNIK
TEKNIK DI
DIGITAL DASAR 78
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

kode biner atau Encoder 8 len ke 3 len, karena mempunyai 8 saluran masukan dan
3 keluaran atau dinamakan juga Encoder 1 dari 8, karena hanya satu masukan
yang aktif dari 8 masukan yang ada, diagram blok dan tabel kebenarannya
ditunjukkan pada gambar 5.2 dibawah dengan masukan aktif tinggi (1).

A0 E O0
A1 N O1
A2 C O2 N-bit kode
M masukan
O Keluaran
D
E
AM-1 R ON-1

Hanya satu masukan yang

aktif pada satu saat

Gambar 5.1 Diagram Umum Encoder

Contoh IC Encoder oktal ke biner adalah 74148 dengan 8 saluran masukan

(I0 - I7) aktif rendah, 3 keluaran A0, A1, A2, 1 masukan Enable (EI) aktif rendah
untuk pengaktifan masukan dan 1 keluaran Enable (EO) aktif rendah yang
digunakan untuk bertingkat (cascade), serta 1 keluaran pemilih gate (Gate Select)
aktif rendah untuk pengembangan, seperti ditunjukkan pada gambar 5.3 dibawah.

A0
A1
O0
A2 Encoder
A3 Oktal
Masukan O1 Keluaran
A4 ke
A5 Biner
O2
A6
A7

Hanya satu masukan yang

aktif pada satu saat

(a) Diagram Blok Encoder Oktal ke Biner

TEKNIK
TEKNIK DI
DIGITAL DASAR 79
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

(b) Tabel kebenaran

Encoder Oktal ke
Biner
Masukan Keluaran
A7 A6 A5 A4 A3 A2 A1 A0 O2 O1 O0
0 0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 1 0 0 0 1
0 0 0 0 0 1 0 0 0 1 0
0 0 0 0 1 0 0 0 0 1 1
0 0 0 1 0 0 0 0 1 0 0
0 0 1 0 0 0 0 0 1 0 1
0 1 0 0 0 0 0 0 1 1 0
1 0 0 0 0 0 0 0 1 1 1

TEKNIK
TEKNIK DI
DIGITAL DASAR 80
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

A 0
O 0
A 1
LSB

A 2

A 3
8 Masukan O 1
3 Keluaran
A 4

A 5

A 6

A 7 O 2
MSB

(c) Rangkaian logika Encoder Oktal ke Biner

Gambar 5.2 Encoder Oktal ke Biner

VCC

I0 E
I1 N
I2 C
I3 A0
Masukan
I4 7 A1 Keluaran
I5 4 A2
I6 1
I7 4 EO
EI 8 GS

(a) Diagram Fungsional 74148

(b) Tabel Kebenaran 74148

Masukan Keluaran

TEKNIK
TEKNIK DI
DIGITAL DASAR 81
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

EI 0 1 2 3 4 5 6 7 A2 A1 A0 GS EO
H X X X X X X X X H H H H H
L H H H H H H H H H H H H L
L X X X X X X X L L L L L H
L X X X X X X L H L L H L H
L X X X X X L H H L H L L H
L X X X X L H H H L H H L H
L X X X L H H H H H L L L H
L X X L H H H H H H L H L H
L X L H H H H H H H H L L H
L L H H H H H H H H H H L H

X = sembarang (don’t care)

Gambar 5.3 Encoder 74148

Encoder seringkali digunakan pada bagian masukan pada sistem digital,

misalnya keyboard atau keypad, yang sering dinamakan sebagai Encoder saklar
(switch). Contohnya adalah IC 74147, yaitu Encoder desimal ke BCD atau 10 len
ke 4 len, yang mempunyai 9 masukan (1, 2, 3, 4, 5, 6, 7, 8, 9) aktif rendah, untuk
mendapatkan masukan 0 maka semua masukan tidak diaktifkan dan 4 keluaran
(A, B, C, D) aktif rendah. IC 74147 (dan IC 74148) juga dinamakan Encoder
prioritas, yaitu tiap masukan mempunyai skala keutamaan. Jadi apabila ada 2 atau
lebih masukan yang diaktifkan (ditekan), maka masukan dengan prioritas tertinggi
yang berpengaruh terhadap keluaran. Hal ini berbeda dengan pengoperasian pada
keyboard, bisa saja terjadi penekanan tombol sebelum tombol lainnya dilepaskan
atau 2 tombol / lebih ditekan secara bersamaan. Diagram blok dan tabel skala
prioritas IC 74174 ditunjukkan pada gambar 5.4.

VCC

1
2 E
3 N
A
4 C
B
Masukan 5 Keluaran
7 C
6 4
TEKNIK
TEKNIK DI
DIGITAL DASAR
7 D 82
1
8 4
9 7
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

(a) Gambar Fungsional Encoder 74147

(b) Tabel Kebenaran 74147

Masukan Keluaran
1 2 3 4 5 6 7 8 9 D C B A
H H H H H H H H H H H H H
X X X X X X X X L L H H L
X X X X X X X L H L H H H
X X X X X X L H H H L L L
X X X X X L H H H H L L H
X X X X L H H H H H L H L
X X X L H H H H H H L H H
X X L H H H H H H H H L L
X L H H H H H H H H H L H
L H H H H H H H H H H H L

Gambar 5.4 Encoder Prioritas 74147

5.3 Decoder (Pengembali Kode)
Lawan dari Encoder adalah Decoder, yaitu untuk mendapatkan kembali
kode digit atau karater alfabetik yang telah dibinerkan oleh Encoder. Secara
umum Decoder mempunyai masukan kode biner N-bit dan M saluran keluaran (N
dan M bilangan bulat, M  2N), setiap saluran keluaran diaktifkan untuk satu
kombinasi masukannya. Gambar 5.5 menunjukkan diagram umum Decoder
dengan N-masukan dan M-keluaran, dengan keluaran aktif tinggi (normalnya
rendah). Tiap kombinasi masukannya akan menghasilkan satu kemungkinan
keluaran aktif tinggi.
Apabila jumlah masukan N = 3 maka keluarannya M = 8, Decoder
demikian dinamakan Decoder biner ke oktal, karena mengkonversikan masukan
kode biner ke 8 (oktal) keluaran atau Decoder 3 len ke 8 len, karena mempunyai 3
saluran masukan dan 8 saluran keluaran atau dinamakan juga Decoder 1 dari 8,

TEKNIK
TEKNIK DI
DIGITAL DASAR 83
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

karena hanya satu keluaran yang aktif dari 8 keluaran yang ada, diagram blok dan
tabel kebenarannya ditunjukkan pada gambar 5.6 dengan keluaran aktif tinggi (1).

A0 D O0
A1 E O1
A2 C O2
N-Masukan O M-Keluaran
D
E
AN-1 R OM-1

2N Kode Hanya satu keluaran yang tinggi

masukan untuk setiap kode masukan
Gambar 5.5 Diagram Umum Decoder

O0
O1
A0 O2
Decoder
O3
Masukan Biner Keluaran
A1 O4
ke
A2 O5
Oktal
O6
O7
Hanya satu keluaran yang
aktif pada satu saat

(a) Diagram Blok Decoder Biner ke Oktal

TEKNIK
TEKNIK DI
DIGITAL DASAR 84
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

A
0 O0 = CBA
LSB

1 O1 = CBA

Masukan B 2 O2 = CBA

3 O3 = CBA

Keluaran
4 O4 = CBA
C
MSB

5 O5 = CBA

6 O6 = CBA

7 O7 = CBA

(b) Rangkaian logika Decoder Biner ke Oktal

(c) Tabel Kebenaran Decoder Biner ke Oktal

Masukan Keluaran
A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
L L L L L L L L L L H
L L H L L L L L L H L
L H L L L L L L H L L
L H H L L L L H L L L
H L L L L L H L L L L
H L H L L H L L L L L
H H L L H L L L L L L
H H H H L L L L L L L

Gambar 5.6 Decoder Biner ke Oktal

TEKNIK
TEKNIK DI
DIGITAL DASAR 85
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

Contoh Decoder 3 saluran masukan (A, B, C) kode biner ke 8 keluaran

aktif rendah (Y0 – Y7) adalah IC 74138 (N = 3 dan M = 2 3 = 3 atau Decoder dari
biner ke oktal) dengan 3 masukan Enable (G1, G2A dan G2B).

VCC

D Y0
E Y1
A C Y2
Masukan B Y3
C 7 Keluaran
Y4
4
G1 Y5
1
Enable G2A Y6
3
G2B 8 Y7

(a) Diagram Fungsional 74138

(b) Tabel Kebenaran 74138

Masukan
Keluaran
Enable Select
*
G1 G2 C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
X X X X X H H H H H H H H
L X X X X H H H H H H H H
H L L L L L H H H H H H H
H L L L H H L H H H H H H
H L L H L H H L H H H H H
H L L H H H H H L H H H H
H L H L L H H H H L H H H
H L H L H H H H H H L H H
H L H H L H H H H H H L H
H L H H H H H H H H H H L

G2* = G2A + G2B X = sembarang (don’t care)

Gambar 5.7 Decoder 74138

TEKNIK
TEKNIK DI
DIGITAL DASAR 86
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

Dekoder seringkali dihubungkan dengan peraga /display 7 segment (ruas)

yang tersusun dari LED (Light Emitting Diode), LCD (Liquid Crystal Display)
atau Tabung Indokator Nixie. Contoh peraga 7 segment yang tersusun dari 7 LED
ditunjukkan pada gambar 5.8a.
a V CC

f b
g a b c d e f g

e c (b) Common Anode

a b c d e f g
d

(a) Penandaan ruas

(c) Common Cathode

Gambar 5.8 Peraga 7 Segment

Ada dua jenis peraga 7 segment dari LED, yaitu common Anode dan
common Cathode yang ditunjukkan pada gambar 5.8b dan c. Pada jenis peraga
LED common Anode, ke delapan Anoda LED dihubungkan dengan + VCC
(masing-masing dengan Resistor pembatas arus maksimum 20 mA), sedangkan
Katodanya dikendalikan oleh keluaran Decoder aktif rendah, sehingga arus
mengalir ke LED dan meradiasikan cahaya pada ruas yang diinginkan. Untuk
jenis peraga LED common Cathode, ke delapan Katoda LED dihubungkan ke 0
Volt, sedangkan Anodanya dikendalikan oleh keluaran Decoder aktif tinggi
melalui Resitor, agar arus yang mengalir ke Dioda tidak lebih dari 20 mA dan
memendarkan cahaya pada ruas yang diinginkan.
Contoh Decoder yang digunakan untuk peraga 7 segment adalah 7447,
dengan 4 masukan (A, B, C, D) dan 7 keluaran kolektor terbuka (a, b, c, d, e, f, g)
aktif rendah, sehingga sesuai untuk peraga 7 segment dari LED common Anode,
seperti ditunjukkan pada gambar 5.9.

TEKNIK
TEKNIK DI
DIGITAL DASAR 87
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

VCC
Resistor
a a
D b
D E
C c f b
C g
Masukan d
B
BCD 7 e
A
4 f
e c
4
g
7 d

Gambar 5.9 Decoder dari BCD ke 7 Segment

Decoder 7447 mengkonversikan masukan desimal yang dikodekan dalam

biner (BCD) ke peraga 7 segment, sehingga hanya masukan 0 (0000) sampai 9
(1001) yang ditampilkan, sedangkan masukan 10 (1010) sampai 15 (1111)
ditampilkan karakter tertentu, seperti ditunjukkan pada tabel kebenaran 5.2.
Decoder 7447 mempunyai masukan ripple blanking (Blanking Input / BI,
Ripple Blanking Input / RBI dan Ripple Blanking Output / RBO) yang digunakan
untuk memadamkan desimal 0 yang mendahului, misalnya tampilan 6 digit
desimal 004,200 akan ditampilkan 4,2. Masukan BI harus berlogika 1 apabila
fungsi 0 sampai 15 diinginkan. Apabila BI rendah, maka semua segment padam.
Masukan RBI harus 1, jika pemadaman desimal 0 tidak diinginkan. Apabila
masukan RBI dan A,B,C,D pada keadaan rendah sedangkan masukan LT (Lamp
Test) tinggi, maka semua segment padam dan RBO juga rendah. Sedangkan
apabila BI/RBO tinggi (1) dan masukan LT rendah (0), maka semua segment
menyala.

TEKNIK
TEKNIK DI
DIGITAL DASAR 88
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

Tabel 5.1 Tabel Kebenaran IC Decoder 7447

FUNGSI MASUKAN KELUARAN

ATAU BI/RBO KET
DESIMAL LT RBI D C B A a b c d e f g
0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 O
1 1 X 0 0 0 1 1 1 0 0 1 1 1 1 1
2 1 X 0 0 1 0 1 0 0 1 0 0 1 0 2
3 1 X 0 0 1 1 1 0 0 0 0 1 1 0 3
4 1 X 0 1 0 0 1 1 0 0 1 1 0 0 4
5 1 X 0 1 0 1 1 0 1 0 0 1 0 0 5
6 1 X 0 1 1 0 1 1 1 0 0 0 0 0 6
7 1 X 0 1 1 1 1 0 0 0 1 1 1 1 7
8 1 X 1 0 0 0 1 0 0 0 0 0 0 0 8
9 1 X 1 0 0 1 1 0 0 0 1 1 0 0 9
10 1 X 1 0 1 0 1 1 1 1 0 0 1 0
11 1 X 1 0 1 1 1 1 1 0 0 1 1 0
12 1 X 1 1 0 0 1 1 0 1 1 1 0 0
13 1 X 1 1 0 1 1 0 1 1 0 1 0 0
14 1 X 1 1 1 0 1 1 1 1 0 0 0 0
15 1 X 1 1 1 1 1 1 1 1 1 1 1 1
BI 1 X X X X X 0 1 1 1 1 1 1 1
RBI 1 0 0 0 0 0 0 1 1 1 1 1 1 1
LT 0 X X X X X 1 0 0 0 0 0 0 0

5.4 Multiplekser (Selektor Data)

Multipleks berarti dari banyak ke satu, jadi Multiplekser adalah rangkaian
yang menerima beberapa masukan data dan melewatkan hanya satu pada
keluaran. Alur masukan data yang diinginkan ke keluaran diatur oleh masukan
pemilih (Select). Karena Multiplekser bekerjanya seperti saklar banyak posisi
untuk melewatkan salah satu dari beberapa masukan ke keluaran yang dipilih oleh
masukan Select, maka Multiplekser disebut juga sebagai Pemilih (Selektor) data.
Gambar 4.10 menunjukkan simbol umum Multiplekser (Mux), masukan dan
keluaran digambarkan tanda panah besar, artinya bahwa masukan dan keluaran
dapat terdiri dari satu atau lebih garis.

TEKNIK
TEKNIK DI
DIGITAL DASAR 89
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

I0
I1
Masukan Keluaran
data Z

IN-1

Masukan
Select

Gambar 5.10 Simbol Umum Multiplekser

Jumlah masukan Select S adalah anti log 2N (N = jumlah masukan atau

kanal). Jika jumlah masukannya 2 kanal / bit, maka jumlah masukan Select S = 1,
sehingga level logika yang diberikan ke masukan S menentukan masukan data
mana yang dilewatkan ke keluaran, untuk itu keluaran mempunyai persamaan :
Z  AS  BS

Dari persamaan tersebut dapat disusun tabel kebenaran keluaran dari fungsi
masukan dan rangkaian logikanya seperti ditunjukkan pada gambar 5.11 dibawah.

A0 M
Masukan Keluaran
Data U
A1 Z
X

Masukan Select
S
(a) Diagram Blok Multiplekser 2 Masukan
(b) Tabel Kebenaran Multiplekser 2 Masukan
Masukan Keluaran
S Z
0 B
1 A

TEKNIK
TEKNIK DI
DIGITAL DASAR 90
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

A
1
Input Data
Z = AS + BS
B
2

S
Input Pemilih

(b) Rangkaian Logika Multiplekser 2 Masukan

Gambar 5.11 Multiplekser 2 Masukan (Bit)

Dari gambar 5.11 diatas dapat diperluas untuk mendapatkan Multiplekser

dengan kanal yang lebih banyak, misalnya Multiplekser 2 kanal – 3 bit seperti
ditunjukkan pada gambar 5.12 dibawah.

A
X 2 Mux
Z
2-Input 2

B
X 1 S

X A
0
Mux
Input Z Output
2-Input 1

Y 2
B
S

Y 1 A
Mux
Z
Y 2-Input 0
0
B
S

Pemilih

Gambar 5.12 Multiplekser 2 Kanal – 3 Bit

TEKNIK
TEKNIK DI
DIGITAL DASAR 91
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

Contoh IC Multiplexer 8 masukan adalah 74151 dengan 8 saluran

masukan (D0 - D7), 3 masukan Select (A, B, C), 1 masukan Strobe (S) aktif rendah
untuk pengaktifan masukan dan 2 keluaran (Y dan W; W adalah kebalikan dari
Y), seperti ditunjukkan pada gambar 5.13 dibawah.

VCC

M
D0
U
D1 X
D2
D3 7
Masukan Y
D4 4 Keluaran
D5 1
D6 W
5
D7 1
Strobe S

C BA
Masukan
Select

(a) Diagram Blok Multiplekser 8 Masukan 74151

(b) Tabel Kebenaran 74151

Masukan
Keluaran
Select Strobe
C B A S Y W
X X X H L H
L L L L D0 D0
L L H L D1 D1
L H L L D2 D2
L H H L D3 D3
H L L L D4 D4
H L H L D5 D5
H H L L D6 D6
H H H L D7 D7

Gambar 5.13 Multiplekser 8 Masukan 74151

TEKNIK
TEKNIK DI
DIGITAL DASAR 92
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

5.5 Demultiplekser (Distributor Data)

Demultiplekser beroperasi kebalikan dari Multiplekser, yaitu mendistribusi
kan satu masukan data ke salah satu dari 2N keluaran yang diatur oleh masukan
pemilih (select), N adalah jumlah masukan Select. Kode bit masukan Select
menentukan keluaran yang dipilih untuk keluarnya data. Gambar 5.14
menunjukkan diagram blok umum dari Demultiplekser, tanda panah besar
menunjukkan bahwa masukan atau keluaran dapat terdiri dari satu atau lebih
saluran / garis.

O0
O1
Masukan
Keluaran
data

ON-1

Masukan
Select
Gambar 5.14 Simbol Umum Demultiplekser

O0
O1
O2
Masukan O3
Data
I Demux Keluaran
O4
O5
O6
O7

Hanya satu
C B A keluaran yang
Masukan dilalui masukan
pada satu saat
Select

(a) Diagram Blok Demultikser 8 Keluaran

TEKNIK
TEKNIK DI
DIGITAL DASAR 93
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

0 O 0 = I . (S 2S 1S 0)

1 O 1 = I . (S S S )
2 1 0

2 O 2 = I . (S 2S 1S 0)

S2

3 O 3 = I . (S 2S 1S 0)

S1

4 O 4 = I . (S S S )
2 1 0

S0

5 O 5 = I . (S 2S 1S 0)

6 O 6 = I . (S S S )
2 1 0

7 O 7 = I . (S 2S 1S 0)

Masukan Data I

(b) Rangkaian logika Demultikser 8 Keluaran

(c) Tabel Kebenaran Demultikser 8 Keluaran

Masukan Select Keluaran

C B A O7 O6 O5 O4 O3 O2 O1 O0
L L L L L L L L L L I
L L H L L L L L L I L
L H L L L L L L I L L
L H H L L L L I L L L
H L L L L L I L L L L
H L H L L I L L L L L
H H L L I L L L L L L
H H H I L L L L L L L

TEKNIK
TEKNIK DI
DIGITAL DASAR 94
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

Gambar 5.15 Demultiplekser 8 Keluaran

Banyak aplikasi dari Demultiplekser diantaranya ditunjukkan pada gambar

5.16 dibawah, yaitu sebagai Demultiplekser Clock, yang dikendalikan pada
masukan pemilih (select) untuk memilih sinyal Clock ke tujuan yang diinginkan.
Misalnya pada saat S2S1S0 = 000, maka sinyal Clock yang diberikan pada
masukan I akan muncul pada keluaran O0 dan seterusnya.

Clock
I

S 2
Demultiplexer
S 1
8 - Keluaran
S 0

ke Sistem yang lain

Register
Geser

Pencacah

Gambar 5.16 Demultiplekser Clock

Multiplekser dan Demultiplekser biasanya digunakan secara bersama-sama

pada suatu sistem pengiriman data untuk tujuan yang jauh. Seperti ditunjukkan
pada gambar 5.17 yang mengirimkan data 4 bit serial dari Pemancar ke Penerima.
4 bit data disimpan dalam Register geser melingkar A, B, C dan D di Pemancar
dengan masukan Clock bersama yang menyebabkan bit bergeser dari kiri ke
kanan pada transisi positif pulsa clock. Keluaran FF terakhir Register tersebut
dihubungkan ke masukan Multiplekser.

TEKNIK
TEKNIK DI
DIGITAL DASAR 95
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

TEKNIK
TEKNIK DI
DIGITAL DASAR 96
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

Gambar 5.17 Sinkronisasi Sistem Transmisi Data

Dua Pencacah mod-4 di Pemancar mengatur keluaran Multiplekser,

keluaran Pencacah word memilih masukan kanal dan keluaran Pencacah bit
mengijinkan 4 bit dari Register data digeser ke Multiplekser sebelum Pencacah
word berubah ke keadaan berikutnya. Jadi 4 pulsa kontrol dari keluaran Gate
AND 2 menyebabkan Pencacah bit berputar kembali (recycle) dan memicu
Pencacah word ke langkah berikutnya. 4 bit yang berada pada Pemancar
dikirimkan ke keluaran Z Multiplekser pada satu saat, dimulai dari isi Regsiter A
(untuk S2S1S0= 0) dan seterusnya untuk setiap perubahan pada Pencacah, hingga
sinyal pada keluaran Z berisi data serial 16 bit.
Gate AND, FF – X dan One Shot pada rangkaian Pemancar
membangkitkan pulsa kontrol untuk menggeser data Register dan Pencacah bit
sebagai sinyal clock pemancaran. Operasi rangkain transmisi data ini untuk
mudahnya penjelasan perbagian sebagai berikut :
Penerima :
Penerima mempunyai Demultiplekser 4 keluaran yang menerima sinyal
keluaran Z dari Multiplekser Pemancar, dan mendistribusikan sinyal tersebut ke
Register geser pada keluaran Demultiplekser. Data 16 bit yang berada pada sinyal
yang dikirimkan dikelompokkan pada 4 Register tersebut. 4 bit pertama
dilewatkan ke keluaran O0 dan digeser ke Register A; 4 bit kedua dilewatkan ke
keluaran O1 dan digeser ke Register B dan seterusnya. Apabila operasi telah
lengkap, maka Register Penerima akan berisi data yang sama seperti data yang
ada pada Register Pemancar.
Dua Pencah mod-4 pada Penerima mengatur Demultiplexer sama seperti
Pencacah di Pemancar mengatur Multiplekser. Pencacah word memilih keluaran
kanal Demultiplekser dan Pencacah bit mengijinkan 4 pulsa kontrol untuk
menggeser Register sebelum Pencacah word ke keadaan berikutnya.

Sinkronisasi :
Sinkronisasi mempunyai tujuan untuk memilih masukan Multiplexer di
Pemancar dan keluaran Demultipexer di Penerima, dengan operasi sebagai
berikut:

TEKNIK
TEKNIK DI
DIGITAL DASAR 97
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

1. FF-X di Pemancar dan FF-Y di Penerima normalnya adalah rendah, sehingga

membuat Pencacah dalam keadaan reset (0000), menyebabkan masukan
pemilih (select) Multiplekser dan Demultiplekser adalah 00.
2. Masukan sinyal Clock yang diberikan ke Gate And 1 dan 2 di Pemancar yang
dalam keadaan tertahan (disable) sehingga keluaran X = 0 dan Perintah kirim
(Transmit command) = 0.
3. Operasi transmisi data dimulai apabila sinyal perintah kirim (transmit
command) menuju tinggi, sehingga membolehkan pulsa clock melewati Gate
And 1, sehingga dikirimkan ke Penerima. Pulsa pertama clock tersebut akan
me-set FF-X ke keadaan 1 dan menahan masukan Clear Pencacah tetapi
membuka Gate And 2, yang akan melewatkan pulsa clock ke Pencacah bit dan
Register geser. Aksi yang sama terjadi pada Penerima, dimana pulsa clock
yang dikirimkan akan me-set FF-Y untuk membuka Gate And 3 melewatkan
pulsa clock.
4. Pulsa kontrol di Pemancar dan Penerima akan memberi clock ke Register
geser dan Pencacah. 4 pulsa kontrol pertama akan menggeser isi Register A
Pemancar dan keluaran Multiplekser ke Demultiplekser dan keluaran O0 ke
Register A di Penerima. 4 pulsa kontrol berikutnya akan bekerja dengan cara
yang sama untuk Register B dan seterusnya.
5. Setelah 16 pulsa kontrol, Pencacah word Pemancar akan kembali ke 00 dan
transis negatif dari FF MSB Pencacah word menyulut OS yang menghasilkan
pulsa sempit untuk menghapus FF-F. Operasi yang sama terjadi di Penerima
untuk menghapus FF-Y. Dengan FF-X dan FF-Y rendah, maka pulsa kontrol
mati (cut-off) dan Pencacah berada pada keadaan 0.
6. Jika level perintah kirim (Transmit command) tetap tinggi, operasi akan
mengulang urutan dimulai dengan langkah 3. Jika tidak, Pengirim dihentikan
sampai perintah kirim menuju tinggi kembali.

TEKNIK
TEKNIK DI
DIGITAL DASAR 98
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

5.4 Pertanyaan
5.4.1 Gambarkan diagram logika Encoder untuk :
a. Oktal ke biner dengan masukan dan keluaran aktif tinggi ?
b. Desimal (0 - 9) ke kode BCD dengan masukan dan keluaran aktif tinggi ?
c. Desimal (0 - 9) ke kode XS-3 dengan masukan dan keluaran aktif tinggi ?
d. Desimal (0 - 9) ke kode Grey dengan masukan dan keluaran aktif tinggi ?
5.4.2 Bagaimanakah keluaran A0, A1, A2 jika masukan 3, 7 dan EI Encoder 74148
dibuat rendah sedangkan masukan lainnya tinggi ?
5.4.3 Bagaimanakah Encoder 74148 bisa dikembangkan menjadi 16 len ke 4 len ?
5.4.4 Gambarkan rangkaian logika Decoder 3 len ke 8 len yang mempunyai
keluaran aktif rendah dan dua masukan Enable! Kondisi bagaimanakah yang
diperlukan untuk menghasilkan rendah pada keluaran O6 ?
5.4.5 Tulislah ekspresi logika untuk :
a. Keluaran nol (D0) dari Decoder XS-3 ke desimal.
b. Keluaran ke 8 (D8) dari Decoder BCD 2-4-2-1 ke desimal.
c. Keluaran E dari Decoder ASCII ke alfabet.
5.4.6 Tunjukkanlah bagaimana Decoder 4 len ke 16 len dapat digunakan sebagai
Decoder 3 len ke 8 len !
5.4.7 Rangkailah 74138 Decoder 3 len ke 8 len menjadi 4 len ke 16 len !
5.4.8 Gambar 5.18 dibawah menunjukkan blok diagram rangkain logika yang
digunakan untuk mengontrol jumlah salinan mesin copy. Operator mesin
memilih jumlah salinan yang diinginkan dengan mengaktifkan salah satu
dari saklar pemilih S0 – S9. Jumlah ini dikodekan oleh Encoder dan
dikirimkan ke rangkaian Pembanding (Comparator). Operator lalu menekan
saklar mulai (Start) sesaat sehingga menghapus Pencacah (Counter) dan
mengawali tinggi pada keluaran Operasi yang memberi tahu mesin untuk
membuat salinan. Setiap mesin membuat salinan, pulsa salinan dibangkitkan
dan diberikan ke Pencacah BCD. Keluaran Pencacah terus menerus
dibandingkan dengan keluaran Encoder saklar di Pembanding. Apabila dua
bilangan BCD sama, menunjukkan bahwa jumlah salinan yang diinginkan
diperoleh dan keluaran Pembanding X menuju rendah, hal ini menyebabkan
level Operasi kembali rendah dan menghentikan mesin. Dengan pengaktifan

TEKNIK
TEKNIK DI
DIGITAL DASAR 99
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

saklar Start akan meyebabkan proses tersebut berulang. Rancanglah

rangkain logika Pembanding dan Kontrol mesin tersebut !
Pulsa
salin ( copy )
S 9
O D
S 8
3 CLK
S 7
S O 2 C
S
6
Encoder
S
5
Desimal Pembanding Pencacah
4 O B
S ke 1
4-bit BCD
3
S BCD
2 O 0
A
S 1
S 0
Clear

X
Start
Operasi :
Kontrol 0 = mesin off
1 = mesin on

Gambar 5.18 Aplikasi Encoder pada Mesin Photocopy

5.4.9 Multiplexer dapat digunakan untuk membangkitkan gelombang dengan pola

yang diinginkan, gelombang tersebut biasanya digunakan sebagai sinyal
kontrol seperti ditunjukkan pada gambar 5.19 dibawah, yang menggunakan
Pencacah Mod-8 sebagai pembangkit masukan Pemilih (select) dan 8 saklar
SPDT (Single Pole Double Through) sebagai pemilih pola. Gambarkanlah
bentuk gelombang pada keluaran Z saat saklar seperti ditunjukkan pada
gambar 5.19.
5.4.10 Multiplekser dapat digunakan untuk mengimplementasikan fungsi logika
secara langsung dari tabel kebenaran tanpa penyederhanaan. Apabila
digunakan sebagai Generator fungsi, masukan pemilih (select) Multiplekser
digunakan sebagai variabel logika, sedangkan masukan data dihubungkan
ke logika tinggi atau rendah sesuai dengan tabel kebenaran. Gambar 5.20
dibawah menunjukkan Multiplekser 8 - masukan digunakan untuk
membangkitkan fungsi logika tertentu. Tentukan fungsi logika tersebut
dengan menuliskan keluaran Z pada tabel kebenarannya dan menuliskan
ekspresi SOP untuk Z dalam fungsi masukan A, B dan C.

TEKNIK
TEKNIK DI
DIGITAL DASAR 100
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

1K
+V CC

I7 I6 I5 I4 I3 I2 I1 I0
S2
Pencacah Multiplexer
S1
Mod-8 8-masukan
S0

Clock Z
Gambar 5.19 Aplikasi Multiplexer Sebagai Generator Fungsi
1K
+V CC

I0 I1 I2 I3 I4 I5 I6 I7
Masukan A S2
Variabel B S1 Multiplexer
Logika C S0 8-masukan

Masukan Keluaran
C B A Z
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

Gambar 5.20 Implementasi Fungsi Logika Dengan Multiplekser

TEKNIK
TEKNIK DI
DIGITAL DASAR 101
 Kementerian Pendidikan dan Kebudayaan
Politeknik Negeri Malang

5.4.11 Susunlah masukan datanya pada gambar 4.20 diatas untuk menghasilkan
keluaran Z = AB + AC + BC !
5.4.12 Tunjukkanlah bagaimana Multiplekser 16 – masukan dapat digunakan
untuk membangkitkan fungsi Z  A BCD  BCD  A BD  ABCD

5.4.13 IC 74153 berisi dua Multiplekser 4 – masukan, tunjukkanlah Multiplexer

tersebut dapat dirangkai menjadi Multiplekser 4 - kanal 4 – bit !
5.4.14 Rangkailah IC 74150 Multiplekser 16 – masukan digunakan untuk
Generator fungsi dengan Fungsi logika Y  A  BCD  A BD

5.4.15 Lengkapilah diagram waktu keluaran Demultiplekser pada gambar 5.21

dibawah !
5.4.16 Rangkailah IC 74138 Decoder 3 len ke 8 len sebagai Demultiplekser 1 len
ke 8 len dan 1 len ke 16 len !

O
D 0

Strobe E O 1
Masukan Data M Keluaran Data
U O 2
X
O 3

B A
Masukan
Pemilih (Select)

A
t
B
t
D In
t
O 0
t
O 1
t
O 2
t
O 3
t

Gambar 5.21 Multiplexer 4 keluaran dari Decoder 2 Len ke 4 Len

TEKNIK
TEKNIK DI
DIGITAL DASAR 102