Elektronik Digital 2

Halaman 1
Halaman 2
halaman 3
Elektronik Digital 2
halaman 4
halaman 5
Editor Seri
Robert Baptiste
Rangkaian Logika Sekuensial dan Aritmatika
Tertulien Ndjountche
halaman 6
Pertama kali diterbitkan tahun 2016 di Inggris Raya dan Amerika Serikat oleh ISTE Ltd dan John Wiley & Sons, Inc.
Terlepas dari transaksi yang adil untuk tujuan penelitian atau studi pribadi, atau kritik atau ulasan, sebagai:
diizinkan di bawah Hak Cipta, Desain dan Paten Act 1988, publikasi ini hanya dapat direproduksi,
disimpan atau ditransmisikan, dalam bentuk apa pun atau dengan cara apa pun, dengan izin tertulis sebelumnya dari penerbit,
atau dalam hal reproduksi reprografis sesuai dengan persyaratan dan lisensi yang dikeluarkan oleh
PKB. Pertanyaan tentang reproduksi di luar persyaratan ini harus dikirim ke penerbit di
alamat yang tidak disebutkan:
ISTE Ltd
John Wiley & Sons, Inc.
27-37 St George's Road
Jalan Sungai 111
London SW19 4EU
HoboNen, NJ 07030
Inggris
Amerika Serikat
www.iste.co.uN
www.wiley.com
© ISTE Ltd 2016
Hak Tertulien Ndjountche untuk diidentifikasi sebagai penulis karya ini telah ditegaskan olehnya
sesuai dengan Undang-Undang Hak Cipta, Desain dan Paten 1988.
Nomor Kontrol Perpustakaan Kongres: 2016945589
British Library Katalogisasi-dalam-Publikasi Data
Catatan CIP untuk anugerah ini tersedia dari British Library
ISBN 978-1-84821-985-4
halaman 7
Isi
Kata pengantar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ix
Bab 1. Latch dan Flip-Flop . . . . . . . . . . . . . . . . . . . . . . . .
1
1.1. Pengantar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1
1.2. Gambaran umum . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1
1.2.1. kait SR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6
1.2.2. kait SR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9
1.2.3. Aplikasi: beralih debouncing. . . . . . . . . . . . . . . . . . . . 11
1.3. Kait SR berpagar. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
1.3.1. Implementasi berdasarkan kait SR . . . . . . . . . . . . . . . . . 12
1.3.2. Implementasi berdasarkan kait SR . . . . . . . . . . . . . . . . 14
1.4. Bergerbang D kait. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.5. Flip-flop JK dasar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
1.6. T flip-flop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
1.7. Flip-flop master-slave dan edge-triggered . . . . . . . . . . . . . . . . . 20
1.7.1. Flip-flop master-slave . . . . . . . . . . . . . . . . . . . . . . . . . . 20
1.7.2. Flip-flop yang dipicu oleh tepi . . . . . . . . . . . . . . . . . . . . . . . . . 24
1.8. Flip-flop dengan input asinkron. . . . . . . . . . . . . . . . . . . . 30
1.9. Karakteristik operasional flip-flop . . . . . . . . . . . . . . . . . . 33
1.10. Latihan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
1.11. Solusi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Bab 2. Penghitung Biner . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
2.1. Pendahuluan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
2.2. penghitung modulo4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
2.3. penghitung modulo8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
2.4. penghitung modulo 16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
2.4.1. penghitung modulo 10. . . . . . . . . . . . . . . . . . . . . . . . . . . 57
halaman 8
vi Elektronik Digital 2
2.5. Counter dengan beban paralel. . . . . . . . . . . . . . . . . . . . . . . . . 60
2.6. Konter bawah. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
2.7. Penghitung reversibel sinkron. . . . . . . . . . . . . . . . . . . . . . 64
2.8. Decoding penghitung turun. . . . . . . . . . . . . . . . . . . . . . . . . . 65
2.9. Latihan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
2.10. Solusi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Bab 3. Daftar Shift . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
3.1. Pendahuluan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
3.2. Register geser serial-in . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
3.3. Register geser paralel-in . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
3.4. Register geser dua arah . . . . . . . . . . . . . . . . . . . . . . . . . 88
3.5. Daftarkan berkas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
3.6. Penghitung berbasis register geser . . . . . . . . . . . . . . . . . . . . . . . . . 91
3.6.1. Penghitung cincin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
3.6.2. penghitung Johnson. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
3.6.3. Penghitung umpan balik linier. . . . . . . . . . . . . . . . . . . . . . . . 94
3.7. Latihan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
3.8. Solusi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Bab 4. Rangkaian Aritmatika dan Logika . . . . . . . . . . . . . . . . . . 117
4.1. Pendahuluan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
4.2. penambah. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
4.2.1. Setengah penambah. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
4.2.2. Penambah penuh. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
4.2.3. Penambah pembawa riak. . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
4.2.4. Penambah carry-lookahead . . . . . . . . . . . . . . . . . . . . . . . . . 122
4.2.5. Carry-pilih adder . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
4.2.6. Carry-skip adder. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
4.3. Pembanding. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
4.4. Aritmatika dan unit logika . . . . . . . . . . . . . . . . . . . . . . . . . . 129
4.5. Pengganda. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
4.5.1. Pengganda angka 2-bit yang tidak ditandatangani . . . . . . . . . . . . . . . . . 136
4.5.2. Pengganda 4-bit nomor unsigned . . . . . . . . . . . . . . . . . 137
4.5.3. Pengganda untuk nomor yang ditandatangani. . . . . . . . . . . . . . . . . . . . . 138
4.6. Pembagi. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
4.7. Latihan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
4.8. Solusi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Bab 5. Teknologi Sirkuit Terpadu Digital . . . . . . . . . . . . . 177
5.1. Pendahuluan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
5.2. Karakteristik teknologi. . . . . . . . . . . . . . . . . . . . . 177
halaman 9
Isi
vii
5.2.1. Tegangan suplai. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
5.2.2. Tingkat logika . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
5.2.3. Kekebalan terhadap kebisingan. . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
5.2.4. Penundaan propagasi. . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
5.2.5. Konsumsi daya listrik. . . . . . . . . . . . . . . . . . . . . . 179
5.2.6. Fan-out atau faktor beban. . . . . . . . . . . . . . . . . . . . . . . . . . 179
5.3. keluarga logika TTL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
5.3.1. Transistor sambungan bipolar . . . . . . . . . . . . . . . . . . . . . . . 180
5.3.2. Gerbang NAND TTL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
5.3.3. Sirkuit TTL terintegrasi. . . . . . . . . . . . . . . . . . . . . . . . . . 182
5.4. keluarga logika CMOS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
5.4.1. transistor MOSFET. . . . . . . . . . . . . . . . . . . . . . . . . . . 183
5.4.2. gerbang logika CMOS. . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
5.5. Buka gerbang logika pembuangan. . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
5.5.1. Penyangga tiga keadaan . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
5.5.2. Sirkuit terpadu CMOS. . . . . . . . . . . . . . . . . . . . . . . . 188
5.6. Keluarga logika lainnya. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
5.7. Interfacing sirkuit teknologi yang berbeda . . . . . . . . . . . . . . . 189
5.8. Latihan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
5.9. Solusi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
Bab 6. Memori Semikonduktor . . . . . . . . . . . . . . . . . . . . . 195
6.1. Pendahuluan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
6.2. Organisasi memori. . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
6.3. Pengoperasian sebuah memori. . . . . . . . . . . . . . . . . . . . . . . . . . . 197
6.4. Jenis memori. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
6.4.1. Memori non-volatil. . . . . . . . . . . . . . . . . . . . . . . . . . 199
6.4.2. Kenangan yang bergejolak. . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
6.4.3. Karakteristik dari jenis memori yang berbeda . . . . . . . . . . . . 207
6.5. Aplikasi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
6.5.1. Organisasi memori. . . . . . . . . . . . . . . . . . . . . . . . . . 208
6.5.2. Aplikasi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
6.6. Jenis memori lainnya. . . . . . . . . . . . . . . . . . . . . . . . . . . 218
6.6.1. RAM feromagnetik. . . . . . . . . . . . . . . . . . . . . . . . . . 220
6.6.2. Memori yang dapat dialamatkan konten. . . . . . . . . . . . . . . . . . . . . . 222
6.6.3. Memori akses berurutan. . . . . . . . . . . . . . . . . . . . . . . 223
6.7. Latihan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
6.8. Solusi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
Bab 7. Rangkaian Logika yang Dapat Diprogram . . . . . . . . . . . . . . . . . . 245
7.1. Gambaran umum . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
7.2. Perangkat logika yang dapat diprogram. . . . . . . . . . . . . . . . . . . . . . . . . 246
7.3. Aplikasi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255
halaman 10
viii Elektronik Digital 2
7.3.1. Implementasi fungsi logika. . . . . . . . . . . . . . . . . . . 255
7.3.2. Penambah dua bit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
7.3.3. Konverter biner-ke-BCD dan BCD-ke-biner. . . . . . . . . . . . 263
7.4. Sirkuit logika yang dapat diprogram (CPLD dan FPGA). . . . . . . . . . . . . 263
7.4.1. Prinsip dan teknologi. . . . . . . . . . . . . . . . . . . . . . . . 264
7.4.2. CPLD. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268
7.4.3. FPGA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270
7.5. Referensi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274
7.6. Latihan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
7.7. Solusi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284
Lampiran . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
Daftar Pustaka . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
indeks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
halaman 11
Kata pengantar
Kemahahadiran perangkat elektronik dalam kehidupan sehari-hari disertai dengan:
pengurangan ukuran dan kompleksitas sirkuit digital yang terus meningkat. Ini
pekerjaan yang komprehensif dan mudah dipahami berkaitan dengan prinsip-prinsip dasar digital
elektronik dan memungkinkan pembaca untuk memahami seluk-beluk sirkuit digital dari logika
gerbang ke mesin keadaan-terbatas. Ini menyajikan semua aspek yang terkait dengan kombinasional
logika dan logika sekuensial. Ini memperkenalkan teknik untuk membangun secara sederhana dan
persamaan logika cara ringkas, serta metode untuk analisis dan desain
sirkuit digital. Penekanan telah diberikan secara khusus pada pendekatan desain yang dapat
digunakan untuk memastikan operasi yang andal dari mesin keadaan terbatas. Berbagai diprogram
struktur rangkaian logika dan aplikasinya juga disajikan. Setiap bab
mencakup contoh-contoh praktis dan latihan yang dirancang dengan baik dengan solusi yang berhasil.
Seri buku ini membahas semua aspek yang berbeda dari elektronik digital,
mengikuti pendekatan deskriptif yang dipadukan dengan pendekatan bertahap, rinci, dan
presentasi konsep dasar yang komprehensif. Prinsip kombinasi dan
logika sekuensial disajikan, serta teknik yang mendasari untuk analisis dan
desain sirkuit digital. Analisis dan desain sirkuit digital dengan meningkatnya
kompleksitas difasilitasi oleh penggunaan abstraksi di sirkuit dan tingkat arsitektur.
Karya ini terdiri dari tiga volume yang dikhususkan untuk mata pelajaran berikut:
1) rangkaian logika kombinasional;
2) rangkaian logika sekuensial dan aritmatika;
3) mesin keadaan terbatas.
Pendekatan progresif telah dipilih dan bab-babnya relatif
independen satu sama lain. Untuk membantu menguasai materi pelajaran dan mempraktikkannya
konsep dan teknik yang berbeda, topik dilengkapi dengan pilihan
latihan dengan solusi.
halaman 12
x
P.1. Ringkasan
Volume 2 berkaitan dengan rangkaian sekuensial dan rangkaian aritmatika dan logika. Logika
keadaan output dari rangkaian logika sekuensial dapat bergantung, pada waktu tertentu, pada
input tetapi juga pada keadaan logika sebelumnya dari output. Tergantung pada apakah
sinyal clock digunakan untuk menyinkronkan perubahan status keluaran atau tidak, rangkaian sekuensial
dikatakan sinkron atau asinkron. Rangkaian aritmatika dapat digunakan untuk melakukan
operasi penjumlahan, pengurangan, perkalian dan pembagian pada data digital. Volume 2
berisi tujuh bab berikut:
1) Latch dan Flip-flop;
2) Penghitung Biner;
3) Register Geser;
4) Rangkaian Aritmatika dan Logika;
5) Teknologi Sirkuit Terpadu Digital;
6) Memori Semikonduktor;
7) Sirkuit Logika yang Dapat Diprogram.
P.2. Pembaca
Pekerjaan ini adalah alat yang sangat diperlukan untuk semua mahasiswa teknik di bujangan atau
kursus master yang ingin memperoleh pengetahuan digital yang terperinci dan praktis
elektronik. Cukup detail untuk dijadikan referensi untuk elektronik, otomatisasi
dan insinyur komputer.
Tertulien N DJOUNTCHE
Juni 2016
halaman 13
1
Kait dan Flip-Flop
1.1. pengantar
Latch atau flip-flop adalah rangkaian bistable yang paling sering digunakan dalam aplikasi yang:
memerlukan penyimpanan data. Karakteristik utamanya adalah bahwa output tidak bergantung semata-mata
pada keadaan input sekarang tetapi juga pada keadaan keluaran sebelumnya. Bistable
sirkuit memiliki dua output komplementer yang dapat mengasumsikan salah satu dari dua level logika
0 atau 1.
Ada beberapa jenis umum kait dan sandal jepit. Kait sering tidak memiliki
masukan khusus untuk sinyal clock. Mereka dapat digabungkan untuk diimplementasikan
flip-flop yang dipicu oleh level dan tepi. Flip-flop dapat dipicu oleh salah satu dari:
level atau salah satu tepi sinyal clock (atau sinyal digital).
1.2. Gambaran umum
Latch sederhana dapat diimplementasikan menggunakan dua gerbang logika NOR atau dua NAND.
Kait berbasis gerbang NOR dengan kondisi awal yang ditentukan direpresentasikan dalam
Gambar 1.1(a). Persamaan karakteristik untuk masing-masing output ditentukan oleh
dengan asumsi bahwa gerbang logika memiliki waktu propagasi yang berbeda 1 dan ini mungkin
dimodelkan sebagai penundaan, , antara sinyal yang tersedia pada output dan
sinyal umpan balik diterapkan pada input. Dengan cara ini, rangkaian logika gerendel, sebagai
diilustrasikan pada Gambar 1.1(b), dapat ditransformasikan seperti yang ditunjukkan pada Gambar 1.1(c)
dan 1.1(d).
1 Penundaan propagasi di gerbang logika diasumsikan mengambil bentuk 1 dan 1+Δ, masing-masing.
Elektronika Digital 2: Rangkaian Logika Sekuensial dan Aritmatika , Edisi Pertama. Tertulien Ndjountche.
© ISTE Ltd 2016. Diterbitkan oleh ISTE Ltd dan John Wiley & Sons, Inc.
halaman 14
2
(C)
A
A
(D)
x
A
B
kamu
X+
(B)
B
x
A
kamu
Y+
A
B
kamu
x
(A)
0
1
0
0
A
B
kamu
x
Gambar 1.1. a) gerendel berbasis gerbang NOR dengan kondisi awal yang ditentukan; B)
rangkaian logika untuk kait dan representasi yang berguna untuk
penentuan c) Y
+
dan d) X
+
Mengacu pada Gambar 1.1(c), kita dapat menulis:

X=B+Y
[1.1]
Y+=A+X
[1.2]
Mengganti [1.1] menjadi [1.2] menghasilkan:
Y+=A+B+Y
[1.3]
=A·B+Y
= A · (B + Y )
=A·B+A·Y
[1.4]
Demikian pula, sirkuit yang ditunjukkan pada Gambar 1.1(d) dapat dikarakterisasi menggunakan
persamaan logika berikut:
X+=B+Y
[1.5]
Y=A+X
[1.6]
Dengan mensubstitusikan [1.5] ke [1.6], diperoleh:
X+=B+A+X
[1.7]
=B·A+X
= B · (A + X)
=A·B+B·X
[1.8]
halaman 15
Kait dan Flip-Flop
3
Persamaan karakteristik dari gerendel berbasis gerbang NOR, dengan demikian, diberikan oleh:
X+=A·B+B·X
[1.9]
dan
Y+=A·B+A·Y
[1.10]
A
B
x
x
+
kamu
+
0
0
0
0
1
0
0
1
1
0
0
1
0
1
0
0
1
1
1
0
1
0
0
0
1
1
0
1
0
1
1
1
0
0
0
1
1
1
0
0
Tabel 1.1. Tabel status gerendel berbasis gerbang NOR
Untuk setiap keluaran, keadaan berikutnya, X + atau Y + , tergantung pada keadaan sekarang, X atau Y .
Selain persamaan karakteristik, kondisi awal harus ditentukan untuk:
menentukan operasi gerendel. Tabel 1.1 memberikan tabel status untuk gerendel.
Harus dicatat bahwa kedua sinyal, X + dan Y + , saling melengkapi kecuali jika
kedua input, A dan B, diatur ke 1.
Selain itu, jika input A dan B secara bersamaan disetel ke 0, output dapat
tidak lagi didefinisikan secara unik karena persamaan karakteristik diverifikasi
dengan (X, Y ) = (1, 0) atau dengan (X, Y ) = (0, 1). Oleh karena itu tidak mungkin untuk memprediksi
kombinasi dari keadaan yang dimiliki oleh output.
Dalam praktiknya, rangkaian sekuensial paling sering dibuat untuk beroperasi di dasar
mode. Ini berarti bahwa hanya satu input yang dapat mengubah status setiap saat. Di sisi lain
tangan, karena perbedaan penundaan propagasi antara gerbang logika, itu adalah
tidak mungkin untuk menjamin perubahan simultan dalam keadaan dua variabel. Dengan demikian,
output dari kait didefinisikan oleh (X, Y ) = (0, 1) ketika A pertama kali diatur ke 0 atau
oleh (X, Y ) = (1, 0) ketika B pertama kali diset ke 0. Dalam hal ini, keadaan akhir rangkaian
ditentukan oleh perilaku transien, yang tergantung pada urutan di mana
perubahan keadaan input terjadi. Secara umum, jika berpindah dari satu keadaan ke keadaan lain
membutuhkan perubahan setidaknya dua variabel keadaan, maka kondisi balapan akan terjadi.
halaman 16
4
Perlombaan dikatakan tidak kritis jika urutan variabel berubah keadaan
tidak mempengaruhi keadaan akhir sirkuit.
Jika, sebaliknya, rangkaian dapat mengasumsikan dua atau lebih keadaan stabil tergantung pada
urutan di mana variabel berubah status, ras dikatakan kritis.
B
(B)
(D)
kamu
X+
x
x
Y+
kamu
x
kamu
(C)
1
1
0
1
(A)
B
A
B
B
A
A
A
A
A
x
kamu
Gambar 1.2. a) gerendel berbasis gerbang NAND dengan kondisi awal yang ditentukan;
b) rangkaian logika gerendel dan representasi yang berguna untuk
penentuan c) X
+
dan d) Y
+
Kait berbasis gerbang NAND dengan kondisi awal yang ditentukan diilustrasikan pada:
Gambar 1.2(a). Mempertimbangkan fakta bahwa perbedaan penundaan propagasi
dari dua gerbang logika dapat diterjemahkan menjadi penundaan, , antara output dan
masukan umpan balik, kesetaraan dapat dibuat antara kait pada Gambar 1.2(b)
dan setiap representasi ditunjukkan pada Gambar 1.2(c) dan 1.2(d).
Persamaan logika berikut dapat diturunkan berdasarkan rangkaian yang ditunjukkan pada:
Gambar 1.2(c):
X+=A·Y
[1.11]
Y=B·X
[1.12]
Dengan mensubstitusi [1.12] ke [1.11], diperoleh:
X+=A·B·X
[1.13]
=A+B·X
=A+B·X
[1.14]
halaman 17
Kait dan Flip-Flop
5
Dalam kasus rangkaian yang ditunjukkan pada Gambar 1.2(d), persamaan logika ditulis sebagai:
berikut:
X=A·Y
[1.15]
Y+=B·X
[1.16]
Substitusikan [1.15] ke [1.16], diperoleh:
Y+=B·A·Y
[1.17]
=B+A·Y
=B+A·Y
[1.18]
Oleh karena itu, persamaan karakteristik dari gerendel berbasis gerbang NAND adalah dalam
bentuk berikut:
X+=A+B·X
[1.19]
dan
Y+=B+A·Y
[1.20]
A
B
x
x
+
kamu
+
1
1
1
1
0
1
1
0
0
1
1
0
1
0
1
1
0
0
0
1
0
1
1
1
0
0
1
0
1
0
0
0
1
1
1
0
0
0
1
1
Tabel 1.2. Tabel status gerendel berbasis gerbang NAND
Tabel status dari gerendel berbasis gerbang NAND dapat dibuat, seperti yang ditunjukkan pada:
Tabel 1.2, berdasarkan persamaan karakteristik dan kondisi awal.
Kita dapat melihat bahwa sinyal X + dan Y + saling melengkapi kecuali jika keduanya
input A dan B diatur pada 0.
Selain itu, sinyal X + dan Y + hanya didefinisikan secara unik ketika input A
dan B tidak dapat mengubah status dari 0 menjadi 1 secara bersamaan. Dengan demikian, output dari kait
halaman 18
6
didefinisikan oleh (X, Y ) = (0, 1) jika input A pertama diset ke 1 atau oleh (X, Y ) = (1, 0) jika
input B pertama diatur ke 1. Dalam hal ini, karena status akhir tergantung pada urutan di mana
input berubah status, kami memiliki kondisi balapan kritis.
Di antara kombinasi status yang dapat diambil oleh output latch, hanya itu
dimana X + = X dan Y + = Y dikatakan stabil.
1.2.1. kait SR
Untuk kait SR (S adalah singkatan dari set, dan R untuk reset) yang ditunjukkan pada Gambar 1.3, kita
dapat diperoleh persamaan karakteristik dari persamaan [1.9] dan [1.10], sebagai berikut:
Q + = R · S + R · Q = R · (S + Q)
[1.21]
dan:
Q + = S · R + S · Q = S · (R + Q)
[1.22]
Harus dicatat bahwa melengkapi Q + tidak menghasilkan Q + . Tabel negara bagian adalah
diberikan pada Tabel 1.3.
Q
Q
Q
S
R
(A)
(B)
S
R
Q
Gambar 1.3. Kait SR: a) rangkaian logika; b) simbol
S
R
Q
Q
+
Q+
0
0
0
0
1
0
0
1
1
0
0
1
0
0
1
0
1
1
0
1
1
0
0
1
0
1
0
1
1
0
1
1
0
0
0
1
1
1
0
0
Tabel 1.3. Tabel status kait SR
halaman 19
Kait dan Flip-Flop
7
S
R
Q
+
Q+
0
0
Q
Q
Tidak ada perubahan
0
1
0
1
Setel ulang Q
+
ke 0
1
0
1
0
Setel Q
+
ke 1
1
1
0
0
Negara terlarang
Tabel 1.4. Tabel kebenaran kait SR
Kait SR yang kondisi awalnya ditentukan juga dapat dicirikan menggunakan
tabel kebenaran ditunjukkan pada Tabel 1.4. Kait SR dikatakan direset-dominan 0, sebagai pengaturan
kedua input ke 1 menyebabkan output Q berubah menjadi 0.
negara terlarang
Q
Q
R
S
Gambar 1.4. Diagram waktu untuk kait SR
Gambar 1.4 menunjukkan diagram waktu dari kait SR di mana operasi yang berbeda
mode yang muncul dalam tabel kebenaran dapat diamati.
S
R
Q
Q
+
0
0
0
0
0
0
1
1
0
1
0
0
0
1
1
0
1
0
0
1
1
0
1
1
1
1
0
x
1
1
1
x
Tabel 1.5. Tabel status kait SR dengan status tidak peduli
Namun, jika keadaan terlarang (S = R = 1) dianggap sebagai keadaan tidak peduli,
tabel negara mengambil bentuk yang diberikan pada Tabel 1.5. Membangun peta Karnaugh, sebagai
halaman 20
8
ditunjukkan pada Gambar 1.5, kami memperoleh versi lain dari persamaan karakteristik yang diberikan
oleh:
Q+=S+Q·R
dan S · R = 0
[1.23]
Q
SR
00
01
11
10
S
0
R
1
1
6
7
x
1
x
1
0
0
0
0
1
2
3
4
5
Q
Gambar 1.5. Peta Karnaugh untuk kait SR. Untuk versi warna ini
gambar, lihat www.iste.co.uk/ndjountche/electronics2.zip
Persamaan terakhir ini digunakan untuk aplikasi di mana tak satu pun dari input S dan R dapat
mengambil negara 1.
Ketika transisi membutuhkan perubahan keadaan untuk setidaknya dua variabel, analisis
berdasarkan peta Karnaugh, seperti yang ditunjukkan pada Gambar 1.6, diperlukan untuk mendeteksi titik kritis
kondisi balapan.
Q
SR
00
01
11
10
S
0
R
1
1
6
7
0
1
0
1
0
0
0
0
1
2
3
4
5
(A)
11
01
S berubah dulu
00
11
10
R berubah dulu
00
SR
00
01
11
10
S
0
R
1
1
6
7
0
1
0
1
0
0
0
0
1
2
3
4
5
(B)
10
00
S berubah dulu
01
10
11
R berubah dulu
01
Q
Q
Q
Gambar 1.6. Peta Karnaugh: a) ras kritis; b) ras non-kritis.
Untuk versi warna dari gambar ini, lihat
www.iste.co.uk/ndjountche/electronics2.zip
halaman 21
Kait dan Flip-Flop
9
Mari kita perhatikan bahwa dari keadaan awal, di mana S = 1, R = 1, dan Q = 0, dan
yang sesuai dengan sel 6 di peta Karnaugh pada Gambar 1.6(a), keduanya memasukkan S
dan R harus direset ke nol.
Keadaan input S dapat berubah sebelum input R, atau sebaliknya.
Panah yang dimasukkan dalam peta Karnaugh digunakan untuk menggambarkan respon dari
kait dalam setiap kasus.
Dalam istilah SR, transisi 11 → 01 → 00 dihasilkan, dan outputnya adalah
dipertahankan pada keadaan akhir Q + = 0, sesuai dengan sel 0, jika input S berubah
pertama. Namun, jika input R berubah terlebih dahulu, transisinya adalah 11 → 10 → 00, dan
keadaan akhir dari output kemudian Q + = 1, sesuai dengan sel 1.
Dalam kasus Gambar 1.6(b), flip-flop awalnya dicirikan oleh S = 1, R = 0
dan Q = 1; ini sesuai dengan sel 5 di peta Karnaugh.
Sebagai hasil dari transisi yang mungkin, 10 → 00 → 01 ketika S berubah terlebih dahulu, atau
10 → 11 → 01 ketika R berubah pertama, output mengambil keadaan akhir yang sama, Q + = 0,
sesuai dengan sel 3 atau 2. Ini sesuai dengan kondisi balapan yang tidak kritis.
Kami dapat memverifikasi bahwa satu-satunya kondisi balapan kritis dalam kait SR terjadi ketika:
input S dan R yang awalnya diset ke 1 direset ke 0.
1.2.2. kait SR
Latch SR dapat diimplementasikan menggunakan gerbang NAND, seperti yang ditunjukkan pada Gambar 1.7(a).
Simbolnya ditunjukkan pada Gambar 1.7(b). Berdasarkan tabel kebenaran yang ditunjukkan pada Tabel 1.6,
kita dapat mencatat bahwa input diaktifkan oleh sinyal tingkat rendah. Kait SR dikatakan
menjadi set-dominan 1, karena menyetel kedua input ke 1 mengubah output Q menjadi 1.
(B)
Q
Q
S
R
(A)
Q
Q
S
R
Gambar 1.7. Kait SR: a) rangkaian logika; b) simbol
Pengaruh kondisi balapan pada pengoperasian kait dapat dianalisis menggunakan
peta Karnaugh.
halaman 22
10
S
R
Q
+
Q+
1
1
Q
Q
Tidak ada perubahan
1
0
0
1
Setel ulang Q
+
ke 0
0
1
1
0
Setel Q
+
ke 1
0
0
1
1
Negara terlarang
Tabel 1.6. Tabel kebenaran kait SR
Dengan mengacu pada Gambar 1.8(a), kita dapat melihat bahwa flip-flop awalnya dicirikan
oleh S = 0 dan R = 0, dan Q = 1 (sel 1). Transisi input S dan R
ke 1 melibatkan perubahan dalam dua variabel keadaan. Jika, karena perbedaan propagasi
penundaan, input S berubah terlebih dahulu, ini diterjemahkan menjadi transisi, 00 → 10 → 11,
dan keadaan akhir dari output adalah Q + = 0 (sel 6). Sebaliknya, jika input R
perubahan pertama, kait mengikuti transisi, 00 → 01 → 11, dan output mengambil
keadaan akhir Q + = 1 (sel 7). Ini adalah kondisi balapan yang kritis karena kondisi akhir
dari output tergantung pada urutan di mana variabel berubah.
R berubah dulu
S
R
R
S
SR
SR
00
01
11
10
0
1
1
6
7
0
0
1
0
1
1
1
0
1
2
3
4
5
(A)
10
11
00
01
11
10
0
1
6
7
0
0
1
0
1
1
1
0
1
2
3
4
5
(B)
Q
Q
Q
Q
00
1
10
00
01
10
11
01
S berubah dulu
01
11
00
S berubah dulu
R berubah dulu
Gambar 1.8. Peta Karnaugh: a) ras kritis; b) ras non-kritis.
Untuk versi warna dari gambar ini, lihat
Contoh kondisi balapan non-kritis diilustrasikan oleh peta Karnaugh, sebagai
ditunjukkan pada Gambar 1.8(b). Mulai dari keadaan S = 1 dan R = 0, dan Q = 0 (sel 4),
input S dan R harus diatur ke 0 dan 1, masing-masing. Dua kemungkinan transisi
10 → 00 → 01 (masukan S berubah terlebih dahulu) dan 10 → 11 → 01 (masukan R berubah terlebih dahulu)
mengarah ke keadaan akhir yang sama untuk output, Q + = 1 (sel 3 atau 2).
Untuk kait SR, satu-satunya kondisi balapan kritis terjadi ketika kedua input S dan
R bergerak dari 0 ke 1.
halaman 23
Kait dan Flip-Flop
11
1.2.3. Aplikasi: beralih debouncing
Kontak memantul dari sakelar tombol-tekan (lihat Gambar 1.9) selama penutupannya atau
pembukaan dapat dihilangkan dengan menggunakan kait SR, seperti yang ditunjukkan pada Gambar 1.10, di mana V CC
mewakili tegangan suplai dan R P adalah resistor polarisasi.
memantul
CC
V CC
Ketegangan
Waktu
T
0
Untuk osiloskop
memicu
V
Gambar 1.9. Bentuk gelombang yang menggambarkan pantulan kontak sakelar
V CC
RP
RP
Q
R
S
(B)
(A)
S
R
Q
Q
Gambar 1.10. Sakelar pemantulan
Ketika R = 0, output Q dari kait diatur ke 1 segera setelah sinyal S mencapai
logika level 1 untuk pertama kalinya. Fluktuasi selanjutnya pada input S tidak lagi
mempengaruhi keadaan Q. Demikian pula, ketika S pada 0, output Q diatur ulang ke 0 mengikuti
transisi pertama menghubungkan logika level 1 ke R.
1.3. Kait SR berpagar
Kait SR berpagar atau sensitif level menggunakan sinyal kontrol C yang dapat berupa jam
sinyal. Sinyal C digunakan untuk mengaktifkan (atau menghambat) gerendel pada interval waktu tertentu.
halaman 24
12
1.3.1. Implementasi berdasarkan kait SR
Kait SR berpagar pada Gambar 1.11(a) terdiri dari dua gerbang AND dan sebuah SR
memalangi. Ini diwakili oleh simbol yang ditunjukkan pada Gambar 1.11(b). Dapat dicirikan
dengan persamaan bentuk:
X+=A·B+B·X
[1.24]
dan
Y+=A·B+A·Y
[1.25]
di mana:
A = RC, B = SC, X = Q, X + = Q + , Y = Q,
dan Y + = Q +
[1.26]
(B)
Q
Q
R
Q
C
Q
S
S
R
C
(A)
Gambar 1.11. Kait SR berpagar berdasarkan kait SR:
a) rangkaian logika; b) simbol
Persamaan karakteristik, dengan demikian, diberikan oleh:
Q + = S · C · (R · C)+(R · C) · Q
= R · S · C + (R + C) · Q
[1.27]
dan
Q + = (S · C) · R · C + (S · C) · Q
= R · S · C + (S + C) · Q
[1.28]
– Jika C = 0, kita memiliki Q + = Q dan Q + = Q.
– Jika C = 1, kita memiliki Q + = R · (S + Q) dan Q + = S · (R + Q).
halaman 25
Kait dan Flip-Flop
13
Tabel 1.7 menyajikan tabel status gerendel SR berpagar berdasarkan gerendel SR. NS
tabel kebenaran dapat dibangun seperti yang ditunjukkan pada Tabel 1.8. Contoh diagram waktu
diilustrasikan pada Gambar 1.12, untuk kasus di mana Q = 0 dan Q = 1 awalnya.
C
S
R
Q
Q
+
Q+
0
x
x
0
0
1
0
x
x
1
1
0
1
0
0
0
0
1
1
0
0
1
1
0
1
0
1
x
0
1
1
1
0
x
1
0
1
1
1
x
0
0
Tabel 1.7. Tabel status kait SR yang terjaga keamanannya berdasarkan kait SR
C
S
R
Q
+
Q+
0
x
x
Q
Q
Tidak ada perubahan
1
0
0
Q
Q
1
0
1
0
1
Mengatur ulang
1
1
0
1
0
Mengatur
1
1
1
0
0
Negara terlarang
Tabel 1.8. Tabel kebenaran kait SR yang terjaga keamanannya berdasarkan kait SR
negara terlarang
S
R
C
Q
Q
Gambar 1.12. Diagram waktu dari kait SR yang terjaga keamanannya
halaman 26
14
1.3.2. Implementasi berdasarkan kait SR
Versi lain dari kait SR berpagar, yang sirkuit logika dan simbolnya diberikan dalam
Gambar 1.13(a) dan 1.13(b), diimplementasikan menggunakan dua gerbang NAND dan satu gerendel SR.
Dengan melakukan analisisnya, persamaan berikut dapat diturunkan:
X+=A+B·X
[1.29]
dan:
Y+=B+A·Y
[1.30]
di mana:
A = S · C, B = R · C, X = Q, X + = Q + , Y = Q, dan Y + = Q +
[1.31]
dan akhirnya kita memiliki:
Q + = S · C + (R + C) · Q
[1.32]
dan:
Q + = R · C + (S + C) · Q
[1.33]
(B)
R
Q
C
Q
S
R
S
C
Q
Q
(A)
Gambar 1.13. Kait SR berpagar berdasarkan kait SR:
Tabel kebenaran kait SR berpagar berdasarkan kait SR dapat, oleh karena itu, menjadi
dibangun seperti yang ditunjukkan pada Tabel 1.9.
halaman 27
Kait dan Flip-Flop
15
C
S
R
Q
+
Q+
0
x
x
Q
Q
Tidak ada perubahan
1
0
0
Q
Q
1
0
1
0
1
Mengatur ulang
1
1
0
1
0
Mengatur
1
1
1
1
1
Negara terlarang
Tabel 1.9. Tabel kebenaran kait SR yang terjaga keamanannya berdasarkan kait SR
(C)
C
D
Q
Q
(B)
C
D
(A)
Q
Q
R
Q
C
Q
S
D
C
Gambar 1.14. Gated D latch: a) dan b) sirkuit logika; c) simbol
1.4. Bergerbang D kait
Sebuah gated D latch (D adalah singkatan dari data) dapat diimplementasikan dari SR latch yang terjaga keamanannya,
seperti:
ditunjukkan pada Gambar 1.14. Menghubungkan inverter antara input S dan R mencegah
keadaan terlarang terjadi. Dengan memasukkan ekspresi:
R = D dan S = D
[1.34]
dalam salah satu dari dua persamaan karakteristik berikut dari kait SR yang terjaga keamanannya:
Q + = R · S · C + (R + C) · Q
[1.35]
dan
Q + = S · C + (R + C) · Q
[1.36]
kita peroleh, untuk gerendel D berpagar, persamaan karakteristik yang sama, yang diberikan oleh:
Q+=D·C+D·Q+C·Q
= D · C · (Q + Q) + D · (C + C) · Q + (D + D) · C · Q
= D · C · (Q + Q) + C · Q · (D + D)
=D·C+C·Q
[1.37]
halaman 28
16
– Jika C = 1, persamaan karakteristik menjadi Q + = D.
– Jika C = 0, kita memiliki Q + = Q.
Dengan gerendel D berpagar, status input D ditransfer ke output ketika
kontrol (atau aktifkan) input C diatur ke 1, sedangkan status output tidak berubah
ketika input kontrol diatur ulang ke 0; ini diterjemahkan ke dalam persamaan karakteristik dari
membentuk:
Q+=D·C+C·Q
[1.38]
Kait D berpagar dengan demikian dikatakan transparan ketika C = 1. Oleh karena itu,
sensitif terhadap level tinggi dari sinyal yang diterapkan pada input C.
Gambar 1.15 menunjukkan simbol gerendel D berpagar. Tabel kebenaran dari kait D yang terjaga keamanannya
disajikan dalam Tabel 1.10, di mana output Q + dan Q + saling melengkapi. NS
contoh diagram waktu untuk kait D diberikan pada Gambar 1.16, di mana outputnya
Q awalnya diatur ke 0.
Q
C
Q
D
Gambar 1.15. Simbol gerendel D yang terjaga keamanannya
C
D
Q
+
Q+
0
x
Q
Q
Tidak ada perubahan
1
0
0
1
Mengatur ulang
1
1
1
0
Mengatur
Tabel 1.10. Tabel kebenaran dari gerendel D yang terjaga keamanannya
1.5. Flip-flop JK dasar
Flip-flop JK (J sebagai input set, dan K sebagai input reset) adalah yang paling serbaguna dari
flip-flop dasar. Ketika diaktifkan, memungkinkan penyimpanan data biner berdasarkan:
kombinasi keadaan yang diambil oleh input J dan K. Flip-flop JK dapat diimplementasikan
halaman 29
Kait dan Flip-Flop
17
dengan menggunakan rangkaian logika yang diberikan pada Gambar 1.17(a). Secara simbolis direpresentasikan sebagai
ditunjukkan pada Gambar 1.17(b). Dari rangkaian logika flip-flop JK, kita dapat memperoleh:
S = J · C · Q dan R = K · C · Q
[1.39]
D
C
Q
Gambar 1.16. Diagram pengaturan waktu untuk gerendel D berpagar
J
Q
R
Q
S
J
K
C
(A)
(B)
C
Q
K
Q
Gambar 1.17. Flip-flop JK dasar: a) rangkaian logika; b) simbol
Dengan memasukkan ekspresi terakhir ini ke dalam persamaan karakteristik dari gerbang SR
memalangi:
Q + = R · (S + Q)
[1.40]
kita mendapatkan
Q + = (K · C · Q) · (J · C · Q + Q)
= (K + C + Q) · (J · C + Q)
=J·K·C+J·Q·C+K·Q+Q·C
= (1 + J · C) · K · Q + (1 + K) · J · Q · C + Q · C
= J · Q · C + (K + C) · Q
[1.41]
– jika C = 1, persamaan karakteristik berbentuk Q + = J · Q + K · Q;
halaman 30
18
– jika C = 0, kita memiliki Q + = Q.
Tabel keadaan flip-flop JK dasar dapat dibuat seperti yang ditunjukkan pada Tabel 1.11.
Keadaan terlarang, yang melekat pada kait SR, dihilangkan dengan menambahkan dua umpan balik
jalur untuk memastikan bahwa output akan diatur ke 1 hanya jika Q = 0 dan reset ke
0 hanya jika Q = 1. Tabel 1.12 menyajikan tabel kebenaran flip-flop JK dasar, di mana
output Q + dan Q + saling melengkapi.
C
J
K
Q
Q
+
0
x
x
x
Q
1
0
0
0
0
1
0
0
1
1
1
0
1
0
0
1
0
1
1
0
1
1
0
0
1
1
1
0
1
1
1
1
1
0
1
1
1
1
1
0
Tabel 1.11. Tabel keadaan untuk flip-flop JK
C
J
K
Q
+
Q+
0
x
x
Q
Q
Tidak ada perubahan
1
0
0
Q
Q
1
0
1
0
1
Mengatur ulang
1
1
0
1
0
Mengatur
1
1
1
Q
Q
Beralih
Tabel 1.12. Tabel kebenaran flip-flop JK dasar
Harus dicatat bahwa struktur flip-flop JK ini dapat dipengaruhi oleh hal-hal yang tidak diinginkan
osilasi. Faktanya, ketika dua input J dan K diset pada 1 dan sinyal clock
berubah menjadi 1, umpan balik dari nilai Q dan Q yang diambil oleh output memaksa
flip-flop untuk beralih (atau untuk beralih dari satu keadaan ke pelengkap logisnya). Dan jika
sinyal clock masih pada keadaan logika 1, proses dimulai kembali dan flip-flop kembali
berubah status. Untuk memastikan kelancaran operasi, lebar pulsa dari sinyal clock harus
lebih kecil dari delay propagasi flip-flop.
1.6. T flip-flop
Flip-flop JK dapat diubah menjadi flip-flop T (T singkatan dari toggle), seperti yang ditunjukkan
pada Gambar 1.18. Ketika flip-flop T diaktifkan, outputnya berubah status setiap kali a
halaman 31
Kait dan Flip-Flop
19
pulsa diterapkan ke input T. Persamaan karakteristik flip-flop JK diberikan
oleh:
Q + = J · Q · C + (K + C) · Q
[1.42]
Q
C
Q
K
Q
J
T
C
(B)
(A)
Q
T
C
Gambar 1.18. T flip-flop: a) rangkaian logika; b) simbol
Dengan asumsi bahwa J = K = T, kita memperoleh persamaan karakteristik dari T flip-
kegagalan:
Q + = T · Q · C + (T + C) · Q
[1.43]
– jika C = 1, persamaan karakteristik direduksi menjadi Q + = T ·Q+T ·Q = T Q;
– jika C = 0, kita memiliki Q + = Q.
Tabel 1.13 menunjukkan tabel keadaan flip-flop T. Sebagai output Q + dan Q +
komplementer, tabel kebenaran untuk flip-flop T dapat dibangun seperti yang ditunjukkan pada
Tabel 1.14.
C
T
Q
Q
+
0
x
x
Q
1
0
0
0
1
0
1
1
1
1
0
1
1
1
1
0
Tabel 1.13. Tabel keadaan flip-flop T
C
T
Q
+
Q+
0
x
Q
Q
Tidak ada perubahan
1
0
Q
Q
1
1
Q
Q
Beralih
Tabel 1.14. Tabel kebenaran flip-flop T
halaman 32
20
1.7. Flip-flop master-slave dan edge-triggered
Pengoperasian sirkuit yang diimplementasikan dengan menggabungkan flip-flop yang dipicu oleh level mungkin:
menjadi tidak dapat diprediksi, karena status sinyal dapat merambat dari output satu flip-
flop ke yang lain selama sinyal clock diaktifkan, sehingga mencegah penyimpanan data.
Salah satu solusi untuk masalah ini terdiri dari penggunaan master-slave atau edge-triggered flip-
jepit. Ini diimplementasikan dengan menghafal hanya perubahan keadaan yang terjadi pada
menerima salah satu tepi sinyal clock seperti yang diilustrasikan pada Gambar 1.19.
tepian
x
T
tepian
Kenaikan
jatuh
Gambar 1.19. Sinyal jam (τ: lebar pulsa; T: periode sinyal)
1.7.1. Flip-flop master-slave
Flip-flop tipe Master-slave diimplementasikan dengan menghubungkan dua flip-flop, yang disebut
master dan slave, yang sinyal clocknya saling melengkapi.
1.7.1.1. Flip-flop D master-slave
Flip-flop D yang dipicu oleh tepi dapat diimplementasikan menggunakan struktur master-slave
yang terdiri dari dua gerendel D berpagar (lihat Gambar 1.20 dan 1.22).
Budak
Q
Q
D
Q
Q
D
C
C
Qx
CK
D
Menguasai
Q
Q
D
(A)
(B)
Gambar 1.20. Flip-flop master-slave D dipicu oleh kenaikan sinyal clock
tepi: a) rangkaian logika; b) simbol
halaman 33
Kait dan Flip-Flop
21
Q
Qx
D
CK
Gambar 1.21. Diagram pengaturan waktu dari flip-flop D master-slave
dipicu oleh sinyal jam naik tepi
Budak
Q
Q
D
(B)
Q
Q
D
Q
Q
D
C
C
D
Menguasai
CK
(A)
Gambar 1.22. Flip-flop master-slave D dipicu oleh
tepi jatuh sinyal jam: a) rangkaian logika; b) simbol
Kait master (atau kait pertama) tetap sensitif terhadap perubahan logika input
negara selama diaktifkan oleh sinyal clock, tetapi output dari kait budak
(atau kait kedua) hanya berubah di tepi sinyal jam, ketika master
latch menjadi dinonaktifkan dan statusnya tidak dapat diubah lagi. Dengan demikian, keluaran dari
flip-flop master-slave hanya mencerminkan keadaan logika input ketika sinyal clock berjalan
dari tinggi ke rendah atau sebaliknya.
Gambar 1.20(a) dan 1.20(b) masing-masing menunjukkan rangkaian logika dan simbol untuk a
D flip-flop dipicu oleh tepi naik dari sinyal clock (atau dipicu tepi positif)
D flip-flop). Tabel 1.15 memberikan tabel kebenaran. Gambar 1.21 menunjukkan diagram waktu
untuk flip-flop D yang dipicu oleh tepi naik dari sinyal clock.
Dalam kasus flip-flop D dipicu oleh tepi jatuh dari sinyal clock (atau
flip-flop D yang dipicu sisi negatif), rangkaian logika dan simbol seperti yang direpresentasikan dalam
Gambar 1.22(a) dan 1.22(b), masing-masing. Tabel kebenaran disajikan pada Tabel 1.16.
halaman 34
22
0
x
x
1
0
CK
1
0
0
1
Q+
Q
Q
Q
Q
Q+
1
D
Tabel 1.15. Meja kebenaran
0
D CK
x
1
x
0
1
0
0
1
Q+
Q
Q
Q
Q
Q+
1
1.7.1.2. Flip-flop master-slave JK
Flip-flop master-slave JK dapat digambarkan menggunakan rangkaian logika dan simbol
diwakili dalam Gambar 1.23(a) dan 1.23(b), masing-masing, sedangkan operasinya adalah
dicirikan oleh tabel kebenaran yang diberikan pada Tabel 1.17.
0
Q
Q
Q
Q+
CK
0
Q
0
J
x
1
0
K
x
0
1
1
1
1
Q
0
0
+
Q
Q
1
halaman 35
Kait dan Flip-Flop
23
Menguasai
Q
R
Q
S
Q
R
Q
S
Qy
Qx
CK
K
J
(A)
Q
K
Q
J
CK
(B)
Budak
Gambar 1.23. Flip-flop master-slave JK: a) rangkaian logika; b) simbol
Ketika master flip-flop diaktifkan, status logika keluarannya ditentukan tidak hanya
oleh input J dan K, tetapi juga oleh output, Q dan Q, dari flip-flop slave. NS
keadaan flip-flop master kemudian ditransfer ke flip-flop budak hanya ketika sinyal clock
transisi dari tinggi ke rendah (tepi jatuh).
Jadi, untuk memastikan operasi normal dari flip-flop master-slave JK, status logika
diambil oleh setiap input, J dan K, tidak boleh berubah ketika master flip-flop diaktifkan
(atau CK sinyal jam diatur ke 1). Jika kondisi ini tidak terpenuhi, output dari
Flip-flop master-slave JK mungkin terpengaruh oleh penangkapan yang tidak diinginkan dari keadaan logika
1 atau 0 oleh master flip-flop:
– ketika output Q dari flip-flop slave berada pada 0, transisi dari 0 ke 1 dari
input J ketika CK = 1 menghasilkan output flip-flop master diatur pada 1, dan
keluaran slave flip-flop kemudian dapat diatur ke 1 ketika CK beralih dari 1 ke 0. Setelah master
flip-flop diatur ke 1 mengikuti perubahan ke 1 pada input J, tugas berikutnya
dari 1 ke input K ketika CK = 1 tidak dapat mengembalikan output flip-flop master ke 0.
Ini karena flip-flop slave tetap dalam keadaan yang sama sampai sinyal clock, CK,
lagi berubah menjadi 0 dan sinyal umpan balik Q = 0 membuat input K dinonaktifkan. Ini
perilaku dikenal sebagai penangkapan 1s;
– dalam kasus di mana keluaran flip-flop slave berada pada 1 dan gangguan transien
memaksa input K berubah menjadi 1 sementara CK = 1, flip-flop master memperoleh ini
kondisi reset, yang kemudian ditransfer ke flip-flop budak ketika sinyal clock
CK berubah dari 1 ke 0. Harus dicatat bahwa K selanjutnya berubah menjadi 1 while
CK = 1 tidak berpengaruh pada flip-flop master yang hanya dapat diset ke 1 oleh high-going
pulsa pada input J, yang sebenarnya dinonaktifkan oleh sinyal umpan balik Q = 0. Ini
fenomena ini disebut penangkapan 0s.
halaman 36
24
Flip-flop master-slave JK dapat dianggap sebagai pemicu level. Simbol
⌉ digunakan pada Gambar 1.23 (b) untuk menunjukkan bahwa output dari JK master-slave flip-flop
hanya mencerminkan keadaan input J dan K pada akhir pulsa sinyal clock
CK.
Tabel kebenaran (lihat Tabel 1.17) dibangun dengan asumsi bahwa sinyal input J
dan K tetap konstan selama sinyal clock disetel ke 1 dan, dengan demikian, tidak memperhitungkan
memperhitungkan masalah penangkapan 1s dan penangkapan 0s.
Gambar 1.24 menunjukkan diagram waktu yang menunjukkan penangkapan 1s dan penangkapan 0s di JK
flip-flop master-slave.
Penangkapan 0
K
J
CK
Qy
Qx
Q
Q
1
0
1
0
0
1
0
1
1-
-
0
1
-
0
-
Operasi normal
1 Penangkapan
Gambar 1.24. Diagram pengaturan waktu untuk flip-flop master-slave JK
(ilustrasi penangkapan 1s dan 0s). Untuk versi warna dari gambar ini, lihat
1.7.2. Flip-flop yang dipicu oleh tepi
Flip-flop yang dipicu oleh tepi dirancang untuk memastikan bahwa output hanya dapat
berubah pada tepi naik atau turunnya sinyal clock dan tetap konstan antara
dua sisi yang berurutan.
1.7.2.1. Prinsip deteksi tepi
Meskipun sirkuit yang ditunjukkan pada Gambar 1.25 tidak persis sama dengan itu
ditemukan di sandal jepit terintegrasi, mereka dengan jelas menunjukkan prinsip deteksi
tepi sinyal.
Penundaan propagasi yang disebabkan oleh inverter dimanfaatkan untuk menghasilkan sinyal dengan
lebar yang sangat kecil selama transisi sinyal clock.
halaman 37
Kait dan Flip-Flop
25
tepian
CK
Kenaikan
(A)
FA
FD
CK
CK
CK
FA
(B)
CK
FD
CK
CK
tepian
jatuh
Gambar 1.25. Prinsip untuk mendeteksi a) tepi naik
dan b) tepi jatuh
1.7.2.2. Flip-flop D yang dipicu oleh tepi
Dalam flip-flop D yang dipicu oleh tepi, deteksi transisi sinyal clock dalam a
arah yang diberikan dapat dilakukan dengan memanfaatkan fakta bahwa perubahan keadaan
(set, reset) dari SR atau SR latch hanya terjadi ketika status logika dari kedua input
mengubah. Dengan demikian, keadaan yang diperoleh oleh latch setelah transisi sinyal clock terjadi pada
salah satu input sementara input lainnya diatur ke 1 atau reset ke 0; itu tidak bisa berubah hanya
karena perubahan selanjutnya dalam keadaan logika sinyal clock.
Flip-flop dapat dipicu oleh naik atau turunnya sinyal clock.
D flip-flop dipicu oleh tepi naik sinyal clock
Flip-flop AD yang dipicu oleh tepi naik dari sinyal clock dapat diimplementasikan
menggunakan kait SR, seperti yang diilustrasikan pada Gambar 1.26(a). Sinyal input D dan jam
sinyal CK diterapkan ke tahap input yang menghasilkan sinyal yang dibutuhkan oleh
tahap output untuk menentukan output Q dan Q. Ketika sinyal clock berubah dari 0 ke
1, keadaan (0 atau 1) dari input D diubah oleh tahap input dalam a (SR) = (10)
atau (01) kombinasi yang menghasilkan tahap keluaran direset ke 0 atau disetel ke 1. Untuk
keadaan lain yang dapat diambil oleh sinyal clock, kombinasi (SR) = (11) adalah
dihasilkan oleh tahap input terlepas dari nilai pada input D. Ini memaksa
tahap output untuk mempertahankan tingkat logikanya tidak berubah.
Segitiga ditempatkan pada input sinyal clock, seperti yang ditunjukkan oleh simbol di
Gambar 1.26(b), untuk menunjukkan bahwa flip-flop aktif di tepi naik jam
sinyal. Tabel 1.18 memberikan tabel kebenaran.
Flip-flop dipicu oleh tepi jatuh sinyal clock
Demikian pula, flip-flop D yang dipicu oleh tepi jatuh dari sinyal clock dapat
diimplementasikan menggunakan kait SR, seperti yang ditunjukkan pada Gambar 1.27(a). Tergantung apakah
Status input D adalah 0 atau 1 yang dihasilkan oleh tahap input, sebagai respons terhadap tepi jatuh dari
sinyal clock CK, kombinasi (SR) = (01) atau (10) yang mengatur tahap keluaran ke
1 atau mengatur ulang tahap keluaran ke 0. Untuk status lain yang dapat diambil oleh jam
halaman 38
26
sinyal, tahap input menghasilkan kombinasi (SR) = (00) dan tahap output
memegang keadaan sebelumnya.
(B)
D
CK
(A)
Q
Q
S
R
Q
Q
D
Gambar 1.26. D flip-flop dipicu oleh tepi naik sinyal clock:
0
D CK
x
1
x
0
1
0
Q+
Q
Q
Q
Q
Q+
0
1
1
Tabel 1.18. Tabel kebenaran flip-flop
Mengacu pada simbol yang ditunjukkan pada Gambar 1.27(b), sebuah lingkaran ditempatkan sebelum
segitiga pada input sinyal clock untuk menunjukkan bahwa flip-flop diaktifkan oleh clock
sinyal tepi jatuh. Tabel kebenaran disajikan pada Tabel 1.19.
Sebuah plikasi .- Pelaksanaan dari JK dan T flip-flops menggunakan D flip-flop
halaman 39
Kait dan Flip-Flop
27
(B)
D
CK
S
R
(A)
Q
Q
Q
Q
D
Gambar 1.27. D flip-flop dipicu oleh tepi jatuh sinyal clock:
+
D CK
x
1
x
0
1
0
Q
Q
Q
Q
Q
Q+
0
1
1
0
Sebuah flip-flop JK dipicu oleh tepi naik dari sinyal clock (atau tepi positif-
memicu JK flip-flop), seperti yang ditunjukkan pada Gambar 1.28, dapat diimplementasikan dengan menambahkan a
rangkaian kombinasional ke D flip-flop. Persamaan karakteristik mengambil berikut:
membentuk:
Q+=D=J·Q+K·Q
[1.44]
halaman 40
28
di mana Q adalah keadaan sekarang dan Q + mewakili keadaan berikutnya. Tabel 1.20 menunjukkan
meja kebenaran. Diagram waktu dari flip-flop JK yang dipicu oleh tepi naik diberikan dalam:
Gambar 1.29.
(A)
Q
Q
K
J
Q
Q
D
(B)
J
K
CK
Gambar 1.28. Flip-flop JK dipicu oleh tepi naik sinyal clock:
Q
J
K CK
x
x
1
x
x
0
0
1
1
0
1
1
0
0
Q+
Q
Q
Q+
0
1
1
0
Q
Q
Q
Q
Q
Kita juga dapat mengimplementasikan flip-flop T dengan menghubungkan rangkaian kombinasional ke D
flip-flop seperti diilustrasikan pada Gambar 1.30. Jika Q adalah keadaan sekarang dan Q + menunjukkan keadaan selanjutnya
keadaan, persamaan karakteristik untuk flip-flop yang dipicu oleh tepi diberikan oleh:
Q+=D=T+Q
[1.45]
halaman 41
Kait dan Flip-Flop
29
J
K
CK
Q
Gambar 1.29. Diagram waktu dari JK flip-flop dipicu

oleh tepi naik sinyal jam
(B)
Q
Q
T
CK
Q
Q
D
T
(A)
Gambar 1.30. T flip-flop dipicu oleh tepi naik sinyal clock:
Q
Q
T CK
x
1
x
0
1
0
Q+
Q
Q
Q+
Q
Q
Q
Q
Tabel 1.21 memberikan tabel kebenaran yang sesuai. Diagram waktu dari T flip-
flop yang dipicu oleh tepi naik sinyal clock ditunjukkan pada Gambar 1.29.
halaman 42
30
CK
T
Q
Gambar 1.31. Diagram waktu untuk T flip-flop dipicu
oleh tepi naik sinyal jam
1.8. Flip-flop dengan input asinkron
Tepat setelah power-up, misalnya, input asinkron dapat digunakan untuk mendefinisikan inisial
kondisi flip-flop, terlepas dari status input sinkron dan jam
sinyal untuk mencegah kemungkinan bahaya. Mereka umumnya aktif rendah.
– Flip-flop D yang ditunjukkan pada Gambar 1.32(a) memiliki dua input asinkron, PR dan
CLR, yang dapat digunakan untuk menentukan status keluaran, terlepas dari sinyal clock.
Simbolnya diberikan pada Gambar 1.32(b). Berdasarkan tabel kebenaran, ditunjukkan pada Tabel 1.22,
input PR mengatur output ke 1 (preset asinkron), dan CLR mengatur ulang output
ke 0 (asynchronous clear). Untuk operasi dalam mode sinkron, input PR dan
CLR harus disimpan dalam keadaan logika tinggi.
(A)
CK
CLR
D
PR
Q
Q
(B)
PR
CLR
Q
D
Q
Gambar 1.32. Struktur flip-flop D dengan input asinkron
(sirkuit terpadu 74LS74): a) rangkaian logika; b) simbol
– Sebuah flip-flop JK dipicu oleh sinyal clock jatuh tepi (atau tepi negatif
flip-flop JK yang dipicu), seperti yang digambarkan pada Gambar 1.34(a), terdiri dari SR . sinkron
halaman 43
Kait dan Flip-Flop
31
kait terhubung ke gerbang NAND. Itu dapat diatur ke 1 atau diatur ulang ke 0 menggunakan
input asinkron PR dan CLR, masing-masing. Simbolnya ditunjukkan dalam
Gambar 1.34(b).
Operasi normal
Jelas tidak sinkron
Prasetel asinkron
x
1
0
D
x
x
x
x
CLR
1
1
1
1
1
1
PR
1
0
0
1
0
0
1
1
x
x
x
0
1
CK
Q
Q+
1
0
0
1
1
0
Q
Q
Q
Q
0
1
1
1
+
Negara terlarang
Tabel 1.22. Tabel kebenaran flip-flop D dengan input asinkron
Q
CLR
CK
PR
D
Gambar 1.33. Diagram pengaturan waktu flip-flop D dengan input asinkron
Selama operasi flip-flop yang normal (atau sinkron),
input diatur ke 1. Ketika sinyal clock berubah dari 1 ke 0, keadaan logika 0 adalah
langsung ditransfer ke output gated latch dari tipe SR, yang kemudian diaktifkan
sehingga keadaan input J dan K dapat diperhitungkan. Karena NAND
gerbang berukuran memiliki penundaan propagasi dalam urutan waktu yang dibutuhkan oleh
output flip-flop untuk mengubah status, cukup waktu berlalu sebelum sinyal clock
merambat melalui gerbang NAND dapat mempengaruhi flip-flop, sehingga mencegah
perubahan lain dalam keadaan logika. Ketika sinyal clock CK mengambil status logika 0, masing-masing
Gerbang NAND kemudian disetel ke 1 dan status gerbang AND yang terhubung ke output adalah
sekarang hanya bergantung pada sinyal umpan balik. Hal ini memungkinkan flip-flop untuk mempertahankan
keadaan sebelumnya. Ketika sinyal clock CK berubah dari 0 ke 1, atau mengambil status logika 1,
halaman 44
32
output dari setiap gerbang AND yang terhubung langsung ke sinyal clock hanya bergantung
pada sinyal umpan balik. Ini mencegah flip-flop berubah status.
Kait berpagar dari tipe SR
Q
PR
J
CLR
CK
K
PR
Q
(A)
PR
CLR
Q
CK
J
J
K
CLR
K
(B)
Q
Gambar 1.34. Rangkaian logika dan simbol flip-flop JK dengan
masukan asinkron
Pemicu tepi diimplementasikan dengan memanfaatkan perbedaan penundaan propagasi
terkait dengan sinyal clock CK, yang diterapkan secara langsung dan melalui gerbang NAND
ke kunci SR.
Tabel 1.23 menunjukkan tabel kebenaran flip-flop JK dengan input asinkron.
pHL
R
Q
S
x
x
M
T
Metastabilitas
pLH
M
T
Gambar 1.35. Karakteristik operasional kait SR
N OTE .– Dengan secara simultan menerapkan data D ke input J dan komplemennya, D,
ke input K, flip-flop JK beroperasi sebagai flip-flop D.
halaman 45
Kait dan Flip-Flop
33
operasi
PR
Q+
Negara terlarang
Prasetel asinkron
Jelas tidak sinkron
Tidak ada perubahan
Mengatur ulang
Mengatur
CK
JK
1
01
1
1
00
1
1
x
xx
0
0
x
xx
1
10
0
x
xx
0
Beralih
11
Tidak ada perubahan
1
1
xx
1
1
1
1
1
0
1
0
Q
1
1
Q
Q
CLR
Normal
Tabel 1.23. Tabel kebenaran flip-flop JK dengan input asinkron
1.9. Karakteristik operasional flip-flop
Flip-flop hanya memperoleh sinyal yang levelnya dapat tetap stabil untuk waktu tertentu.
Dengan demikian, ia dapat beroperasi secara normal hanya jika persyaratan waktu penyetelan terpenuhi.
Diagram waktu yang ditunjukkan pada Gambar 1.35 mengilustrasikan efek berikut:
karakteristik pada keadaan output Q dari kait SR:
– delay propagasi t p : ini adalah interval waktu antara penerapan an
sinyal input dan munculnya sinyal yang dihasilkan pada output. Keterlambatan t pLH
diukur pada tepi naik dari output, sedangkan t pHL diukur pada penurunan
tepian;
– lebar pulsa minimum m : agar flip-flop beroperasi dengan andal, lebarnya
dari setiap pulsa harus lebih besar dari m , jika tidak, keadaan keluaran dapat menjadi
metastabil.
Flip-flop yang tersedia dalam bentuk sirkuit terpadu memiliki penundaan propagasi sebesar
orde beberapa nanodetik.
Selain itu, dengan mengacu pada bentuk gelombang dari flip-flop D sinkron yang ditunjukkan pada:
Gambar 1.36, kita dapat mendefinisikan:
– waktu pengaturan sebagai waktu minimum di mana level logika input harus
dijaga konstan sebelum transisi sinyal clock untuk memastikan yang andal
memicu;
halaman 46
34
pHL
Q
CK
th
t su
th
t pLH
t su
T
D
Gambar 1.36. Karakteristik operasional flip-flop D yang dipicu oleh tepi
– waktu penahanan, yang merupakan interval waktu minimum selama level logika
input harus dijaga konstan setelah transisi sinyal clock untuk
menjamin pemicu yang andal.
Waktu set-up dan waktu tahan untuk flip-flop sirkuit terpadu adalah dari urutan
beberapa nanodetik. Ketika kondisi set-up dan hold tidak terpenuhi, output
keadaan flip-flop dapat menjadi tidak terduga (baik 0 atau 1). Dalam beberapa kasus, kita bisa
mengamati osilasi sinyal keluaran atau keadaan metastabil yang terletak di antara
tingkat logika tinggi dan rendah.
1.10. Latihan
E LATIHAN 1.1.– Usulkan rangkaian berbasis sakelar yang setara untuk masing-masing rangkaian di
Gambar 1.37.
Apa fungsi dari rangkaian tersebut?
E XERCISE 1.2.- Pertimbangkan T kait yang logika sirkuit dan simbol diberikan dalam
Gambar 1.38.
Tentukan persamaan karakteristik kait ini.
E XERCISE 1.3.- Menganalisis dan membangun tabel kebenaran untuk flip-flop ditampilkan di
Gambar 1.39.
E XERCISE 1.4.–Pertimbangkan flip-flop D yang dipicu tepi positif yang ditunjukkan pada
Gambar 1.40(a). Lengkapi diagram waktu pada Gambar 1.40(b).
E LATIHAN 1.5.–Gambar 1.41(a) menunjukkan flip-flop JK yang dipicu oleh tepi positif.
Lengkapi diagram waktu pada Gambar 1.41(b).
halaman 47
Kait dan Flip-Flop
35
P
V CC
RP
V CC
RP
RP
(A)
S
R
(B)
S
R
Q
Q
Q
Q
R
Gambar 1.37. Sirkuit logika
T
C
Q
R
Q
S
T
(A)
(B)
Q
Q
Gambar 1.38. Kait T: a) rangkaian logika; b) simbol
CK
Q
Q
D
ID
D
Gambar 1.39. Rangkaian logika flip-flop
E LATIHAN 1.6.– Perhatikan flip-flop JK master-slave pada Gambar 1.42(a). Menyelesaikan
diagram waktu yang ditunjukkan pada Gambar 1.42(b).
E XERCISE 1.7.– Gambar 1.43(a) menunjukkan flip-flop JK dengan input asinkron.
halaman 48
36
CK
Q
Q
D
CK
(B)
(A)
Q
D
D
Gambar 1.40. a) D flip-flop; b) diagram waktu
CK
(A)
Q
Q
K
J
(B)
CK
K
J
Q
K
J
Gambar 1.41. a) JK flip-flop; b) diagram waktu
CK
(A)
Q
Q
K
J
(B)
CK
K
J
Q
CK
K
J
Gambar 1.42. a) Flip-flop JK master-slave; b) diagram waktu
E XERCISE 1.8.– Rangkaian logika untuk flip-flop D dengan input asinkron adalah
direpresentasikan dalam Gambar 1.44(a). Lengkapi diagram waktu pada Gambar 1.44(b).
E LATIHAN 1.9.–Untuk setiap rangkaian yang menggunakan dua D flip-flop, seperti yang ditunjukkan pada
Gambar 1.45-1.47, lengkapi diagram waktu yang sesuai.
E LATIHAN 1.10.– Lengkapi diagram waktu yang sesuai dengan masing-masing sirkuit
menggunakan dua JK flip-flop, seperti yang ditunjukkan pada Gambar 1.48 dan 1.49.
E XERCISE 1.11.- Pertimbangkan rangkaian logika yang ditunjukkan pada Gambar 1.50 (a), yang dibuat
up dari dua D flips-flop dan bagian rangkaian logika kombinasional F akan ditentukan.
halaman 49
Kait dan Flip-Flop
37
PR
PR
CLR
Q
Q
K
J
CK
K
J
CLR
PR
(A)
CK
K
J
Q
(B)
CLR
D
(B)
(A)
PR
CLR
Q
Q
D
PR
CK
D
Q
CK
CLR
PR
CLR
Q1
CK
(A)
Q
Q
D
Q
Q
D
(B)
1
2
CK
Q2
Gambar 1.45. a) Rangkaian logika 1; b) diagram waktu
Lengkapi diagram waktu (sinyal Q1 dan Q2) pada Gambar 1.50(b).
Tentukan fungsi logika F dan sarankan bagaimana itu dapat diimplementasikan.
halaman 50
38
CK
CK
Q2
Q1
D
(A)
(B)
Q
Q
D
Q
Q
D
1
2
Q1
D
Q2
(A)
CK
Q2
Q1
D
(B)
Q
Q
D
Q
Q
D
Q1
Q2
CK
D
1
2
Q2
(A)
(B)
Q
Q
K
J
Q
Q
K
J
CK
1
1
2
CK
Q1
E LATIHAN 1.12.– Tentukan persamaan karakteristik untuk masing-masing sinkron
D flip-flop pada Gambar 1.51. Untuk membandingkan dua D flip-flop ini, kami menggunakan set-up yang ditunjukkan:
pada Gambar 1.52(a) dan asumsikan bahwa tundaan propagasi inverter tidak sama dengan
nol.
Manakah dari kedua flip-flop yang beroperasi dengan benar? Mengapa? Justifikasi tanggapan Anda menggunakan
peta Karnaugh.
halaman 51
Kait dan Flip-Flop
39
2
(A)
(B)
CK
1
CK
Q1
Q2
Q
Q
K
J
1
Q
Q
K
J
Logika
(A)
(B)
CK
D
x
Q2
Q1
Q
Q
D
Q
Q
D
CK
C
x
bagian
F
2
1
Q2
Q1
D
Gambar 1.50. a) Rangkaian logika; b) diagram waktu
E LATIHAN 1.13.–Mengonversi antara berbagai jenis flip-flop. Verifikasi
ekivalensi antara sandal jepit yang diwakili pada masing-masing garis a, b, c dan d di
Gambar 1.53.
1.11. Solusi
S OLUSI 1.1.- Rangkaian ekivalen untuk setiap sirkuit yang diusulkan diwakili
pada Gambar 1.54.
Ini adalah saklar debouncer.
S OLUSI 1.2.- T latch.
Kait SR dicirikan oleh:
Q + = S · C + (R + C) · Q
[1.46]
halaman 52
40
L1
Q
D
C
Q
D
C
(B)
(A)
Q
D
C
L2
Q
D
C
Gambar 1.51. Sirkuit logika dan simbol untuk flip-flop D sinkron
Q1
C
Q
D
C
L1
Q
D
C
L2
D
C
C
(B)
Q1
Q2
(A)
Q2
D
atau
Q + = R · S · C + (R + C) · Q
[1.47]
Dengan asumsi bahwa untuk kait T, S = Q, R = Q dan C = T, kita memperoleh persamaan
persamaan karakteristik dalam kedua kasus, yang dapat ditulis sebagai berikut:
Q+=Q·T+T·Q=TQ
[1.48]
halaman 53
Kait dan Flip-Flop
41
(D)
K
ID
D
D
(A)
(B)
(C)
CK
Q
Q
D
T
T
CK
Q
Q
K
J
Q
Q
T
J
K
CK
CK
ID
D
2:1 Multiplexer
Q
Q
D
ID
Q
Q
D
Q
Q
Q
Q
D
Q
Q
K
J
D
CK
Q
Q
D
CK
Q
Q
K
J
J
Gambar 1.53. Sandal jepit
(B)
V CC
(A)
Gambar 1.54. Sirkuit ekivalen
halaman 54
42
S OLUSI 1.3.- D flip-flop
dengan mengaktifkan masukan.
Persamaan karakteristik untuk flip-flop D dengan input aktif diberikan oleh:
Q + = D · EN + EN · Q
[1.49]
Gambar 1.55 menunjukkan rangkaian logika dan tabel kebenaran untuk flip-flop D dengan
mengaktifkan input direpresentasikan pada Tabel 1.24.
D
CK
2:1 Multiplexer
Q
Q
D
D
ID
Gambar 1.55. Sirkuit logika untuk D flip-flop dengan input aktif
+
EN D CK
x
x
0
1
x
x
1
1
1
0
0
x
Q
Q
Q
Q+
Q
Q
Q
Q
0
1
1
0
S OLUSI 1.4.- Positif tepi-dipicu DD flip-flop.
Untuk flip-flop D yang dipicu oleh tepi positif, Gambar 1.56 menunjukkan rangkaian logika dan
diagram waktu yang dapat diperoleh dari tabel kebenaran.
Gambar 1.57 menunjukkan rangkaian logika dan diagram waktu untuk level-triggered
D. flip-flop.
halaman 55
Kait dan Flip-Flop
43
D
Q
Q
D
CK
CK
(B)
(A)
D
Q
Gambar 1.56. a) Flip-flop D yang dipicu oleh tepi positif; b) diagram waktu
C
Q
Q
D
(B)
(A)
D
Q
D
C
C
Gambar 1.57. a) flip-flop D yang dipicu oleh level; b) diagram waktu
Gambar 1.58 menunjukkan rangkaian logika dan diagram pewaktuan yang dapat digunakan untuk
bandingkan kedua jenis D flip-flop ini.
(B)
Q
Q
D
C
Q
Q
D
1
2
D
CK
D
Q1
Q2
CK
(A)
Q1
Q2
Gambar 1.58. Perbandingan dua D flip-flop:
a) rangkaian logika; b) diagram waktu
S OLUSI 1.5.- Positif tepi-dipicu JK flip-flop.
Gambar 1.59 menunjukkan rangkaian logika dan diagram waktu untuk positif
flip-flop JK yang dipicu oleh tepi.
halaman 56
44
Q
(A)
Q
Q
K
J
CK
K
J
(B)
CK
K
J
S OLUSI 1.6.- Master-slave JK flip-flop.
Gambar 1.60 menunjukkan rangkaian logika dan diagram waktu untuk master-slave JK
flip-flop.
J
(A)
Q
Q
K
J
(B)
CK
K
J
Q
CK
K
Gambar 1.60. a) Flip-flop JK master-slave; b) diagram waktu

S OLUSI 1.7.- JK flip-flop dengan input asynchronous.
Gambar 1.61 menunjukkan rangkaian logika dan diagram pewaktuan untuk JK flip-flop dengan
masukan asinkron.
S OLUSI 1.8.- D flip-flop dengan input asynchronous.
Gambar 1.62 menunjukkan rangkaian logika dan diagram pewaktuan untuk flip-flop D dengan
masukan asinkron.
S OLUSI 1.9.- Connection dua D sandal jepit.
Gambar 1.63 menunjukkan rangkaian logika 1 dan diagram pewaktuan yang sesuai.
Rangkaian logika 2 dan diagram waktunya direpresentasikan pada Gambar 1.64.
Gambar 1.65 menunjukkan rangkaian logika 3 dan diagram waktu yang sesuai yang dapat
diperoleh berdasarkan tabel kebenaran.
halaman 57
Kait dan Flip-Flop
45
(B)
PR
PR
CLR
Q
Q
K
J
K
J
CK
CLR
PR
(A)
CK
K
J
Q
CLR
(A)
D
Q
CK
CLR
PR
(B)
PR
CLR
Q
Q
D
PR
CK
CLR
D
(B)
CK
Q
Q
D
Q
Q
D
1
2
(A)
CK
Q2
Q1
S OLUSI 1.10.- Connection dua JK flip-flops.
Gambar 1.66 menunjukkan rangkaian logika 1 dan diagram pewaktuan yang dapat diperoleh
berdasarkan tabel kebenaran.
halaman 58
46
(B)
Q
Q
D
Q
Q
D
1
2
Q1
D
Q2
CK
(A)
CK
Q2
Q1
D
(A)
CK
Q2
Q1
D
(B)
Q
Q
D
Q
Q
D
Q1
Q2
CK
D
1
2
(B)
Q
Q
K
J
Q
Q
K
J
CK
1
1
2
CK
Q1
Q2
(A)
Gambar 1.67 menunjukkan rangkaian logika 2 dan diagram pewaktuan yang sesuai.
S OLUSI 1.11.- Circuit menggunakan D sandal jepit.
Tabel kebenaran untuk flip-flop D yang dipicu level dan tabel kebenaran untuk positif
Flip-flop D yang dipicu oleh tepi dapat digunakan untuk melengkapi diagram waktu (untuk output
Q1 dan Q2) untuk sirkuit yang ditunjukkan pada Gambar 1.68(a), seperti yang diilustrasikan pada Gambar 1.68(b).
halaman 59
Kait dan Flip-Flop
47
(B)
CK
1
CK
Q1
Q2
Q
Q
K
J
1
Q
Q
K
J
2
(A)
(A)
CK
D
x
Q2
Q1
(B)
Q
Q
D
Q
Q
D
CK
C
x
logika
Bagian
F
2
1
Q2
Q1
D
Mempertimbangkan Q1 dan Q2 sebagai input dan X sebagai output, tabel kebenaran (lihat
Tabel 1.25) yang diperoleh berdasarkan diagram waktu membantu menentukan hubungan logika
yang ada antara Q1, Q2 dan X.
Karena persamaan logika yang dihasilkan berbentuk, X = Q1+Q2, fungsi F
dapat diimplementasikan oleh gerbang OR (lihat Tabel 1.25).
Gerbang POR
1
0
1
x
Q1
Q2
Q1 Q2 X
1
1
1
0
0
0
1
1
0
Tabel 1.25. Tabel kebenaran (gerbang OR)
halaman 60
48
S OLUSI 1.12.- Gated
D kait.
Dengan menganalisis setiap kait, kami memperoleh persamaan karakteristik dari bentuk berikut:
– kait L1:
Q+=D·C+Q·C
[1.50]
– kait L2:
Q+=D·C+Q·C+D·Q
[1.51]
(A)
C
Q
D
C
L1
Q
D
C
L2
Q1
Q2
D
C
C
(B)
Q1
Q2
D
Gambar 1.69 menunjukkan diagram waktu yang dapat digunakan untuk membandingkan kait L1
dan L2.
Pengoperasian kait L1 dipengaruhi oleh penundaan propagasi inverter
digunakan untuk menghasilkan sinyal C. Oleh karena itu, jika D = 1 dan Q = 1, kita memiliki:
– kait L1:
Q+=C+C
[1.52]
– kait L2:
Q + =1+ C + C = 1
[1.53]
Menambahkan istilah redundan D · Q yang sesuai dengan sel 5 dan 7 dari Karnaugh
peta (lihat Gambar 1.70) berguna untuk menghilangkan fungsi yang disebutkan di atas
bahaya dalam kasus kait L2.
halaman 61
Kait dan Flip-Flop
49
Q
(A)
(B)
DC
00
01
11
10
D
0
C
1
1
6
7
1
0
1
1
0
0
0
0
1
2
3
4
5
Q
Q
DC
00
01
11
10
D
0
C
1
1
6
7
1
0
1
1
0
0
0
0
1
2
3
4
5
Q
Gambar 1.70. Peta Karnaugh: a) kait L1; b) kait L2. Untuk sebuah warna
versi gambar ini, lihat www.iste.co.uk/ndjountche/electronics2.zip
S OLUSI 1.13.- Konversi dari satu jenis flip-flop yang lain.
– T flip-flop
Untuk rangkaian berdasarkan flip-flop D, kita mendapatkan:
Q+=D=TQ
[1.54]
Mengingat rangkaian berdasarkan JK flip-flop, kami memiliki:
Q+=D=J·Q+K·Q=T·Q+T·Q=TQ
[1.55]
Dalam kedua kasus, kami memiliki persamaan karakteristik untuk T flip-flop.
– JK flip-flop
Dengan menganalisis rangkaian berdasarkan D flip-flop, kita dapat menulis:
Q+=D=J·Q+K·Q
[1.56]
ini adalah persamaan karakteristik dari JK flip-flop.
– D flip-flop
Untuk rangkaian berdasarkan JK flip-flop, kami memiliki:
J = D, K = D, dan Q + = J · Q + K · Q = D
[1.57]
ini adalah persamaan karakteristik dari D flip-flop.
halaman 62
50
Ekspresi logika yang diperoleh untuk rangkaian berdasarkan flip-flop D adalah dalam bentuk:
Q + = d = D · EN + Q · EN
[1.58]
Persamaan yang terkait dengan rangkaian berdasarkan JK flip-flop diberikan oleh:
Q+=J·Q+K·Q
[1.59]
dimana J = D · EN dan K = D · EN. Dengan menerapkan teorema aljabar Boolean, kita
berturut-turut dapat menemukan bahwa:
Q + = D · EN · Q + D · EN · Q
[1.60]
= D · EN · Q + (D + EN)Q
= D(EN + Q) + Q · EN
= D · EN + D · Q(EN + EN) + Q · EN
= D · EN(1 + Q) + Q · EN(1 + D)
= D · EN + Q · EN
[1.61]
Dalam kedua kasus, persamaan karakteristik yang diperoleh adalah flip-flop D dengan
aktifkan masukan.
halaman 63
2
Penghitung Biner
2.1. pengantar
Penghitung biner adalah sirkuit yang menghasilkan urutan biner yang dapat diasosiasikan
dengan jumlah pulsa sinyal clock yang diterapkan pada input. Mereka digunakan dalam
aplikasi seperti sinkronisasi acara dan pengukuran frekuensi, estimasi
posisi sudut dan durasi suatu peristiwa.
Pencacah asinkron sering disebut pencacah riak. Sinyal jam hanya
langsung diterapkan ke flip-flop pertama dan kemudian ditransmisikan, dengan a
delay propagasi, dari satu flip-flop ke yang lain.
Dalam pencacah sinkron, semua flip-flop dipicu oleh sinyal clock yang sama.
Dengan demikian, output dari penghitung berubah pada saat yang sama dan tidak ada jeda waktu
antara keluaran yang berbeda.
Keadaan penghitung ditentukan oleh kombinasi spesifik yang dibentuk oleh semua output
bersama.
Diagram keadaan, yang menunjukkan keadaan dan transisi yang mungkin, paling sering digunakan
untuk menggambarkan operasi counter. Itu terdiri dari lingkaran dengan label yang mewakili
negara dan dengan panah melambangkan transisi.
Parameter berikut dapat digunakan untuk mengkarakterisasi counter:
– jumlah status yang berbeda (juga disebut modulo);
– arah penghitungan (naik atau turun);
– mode operasi (asinkron atau sinkron).
halaman 64
52
Untuk menganalisis penghitung selalu dianggap, kecuali dinyatakan lain, bahwa:
keadaan awal adalah 0.
2.2. Penghitung Modulo 4
Penghitung modulo 4 (atau dua bit) memiliki empat status berbeda (2 2 = 4). Output Q 0
mewakili bit paling signifikan (LSB) dan Q 1 sesuai dengan yang paling signifikan
bit (MSB). Awalnya, kami memiliki: Q 0 = 0 dan Q 1 = 0. Penghitungannya adalah siklik dan sekali
keadaan Q 0 = 1 dan Q 1 = 1 tercapai, pulsa berikutnya dari sinyal clock memungkinkan
counter untuk me-reset ke keadaan awal.
Implementasi pencacah modulo 4 membutuhkan setidaknya dua flip-flop yang dapat
dikonfigurasi untuk operasi sinkron atau asinkron.
Gambar 2.1(a) dan 2.1(b) menunjukkan rangkaian logika dan diagram waktu untuk an
pencacah modulo 4 asinkron.
1
CLR
CLR
Q1
Q1
Q0
Q0
Q0
Q
Q
K
J
CK
1
CK
1
2
3
4
Q
Q
K
J
(A)
(B)
0
0
1
0
0
1
1
Gambar 2.1. Penghitung biner modulo 4 asinkron:

1
CLR
CLR
Q0
Q1
Q0
Q1
Q
Q
K
J
Q
Q
K
J
(B)
1
CK
1
2
3
4
(A)
CK
0
0
1
1
1
0
0
Gambar 2.2. Penghitung biner modulo 4 sinkron:
Rangkaian logika dan diagram waktu untuk pencacah modulo 4 sinkron adalah:
diilustrasikan pada Gambar 2.2(a) dan 2.2(b).
halaman 65
Penghitung Biner
53
Tabel 2.1 menjelaskan urutan hitungan dan Gambar 2.3 memberikan diagram keadaan,
dimana keadaan awalnya adalah Q 1 Q 0 = 00.
Sinyal jam
Keluaran
detak
Q1
Q0
keadaan awal
0
0
1
0
1
2
1
0
3
1
1
4
0
0
Tabel 2.1. Tabel yang menjelaskan urutan hitungan
negara :
00
11
01
10
keadaan awal
1Q0
Q
Gambar 2.3. Diagram keadaan untuk penghitung modulo 4
2.3. Penghitung Modulo 8
Penghitung modulo 8 (atau tiga bit) memiliki delapan status berbeda dan terdiri dari
sedikitnya tiga flip-flop. Output Q 0 mewakili LSB dan Q 2 adalah MSB.
Awalnya, kami memiliki Q 0 = 0, Q 1 = 0 dan Q 2 = 0. Penghitung mengikuti
urutan dari 0 hingga 7. Pada pulsa kedelapan dari sinyal clock, penghitung diatur ulang ke
keadaan awal.
Gambar 2.1(a) dan 2.1(b) menunjukkan rangkaian logika dan diagram waktu untuk an
penghitung modulo 8 asinkron.
Rangkaian logika dan diagram waktu untuk pencacah 8 modulo sinkron adalah:
diilustrasikan pada Gambar 2.2(a) dan 2.2(b). Persamaan logika untuk input dari masing-masing
flip-flop diberikan oleh:
– flip-flop 0: J 0 = K 0 = 1;
halaman 66
54
– flip-flop 1: J 1 = K 1 = Q 0 ;
- flip-flop 2: J 2 = K 2 = Q 1 · Q 0 .
1
CLR
CLR
CLR
Q0
Q1
Q2
Q0
Q1
Q2
Q
Q
K
J
CK
1
(B)
(A)
Q
Q
K
J
Q
Q
K
J
CK
2
4
5
6
7
8
1
3
0
0
0
1
0
0
0
1
0
1
0
0
0
1
1
0
1
0
1
1
1
1
1
0
0
0
CK
CLR
CLR
CLR
Q0
Q1
Q2
Q0
Q1
Q2
Q
Q
K
J
Q
Q
K
J
1
CK
2
4
5
6
7
8
1
3
0
0
0
1
0
0
0
1
0
1
0
0
0
1
1
0
1
0
1
1
1
1
1
0
0
0
1
(A)
(B)
Q
Q
K
J
halaman 67
Penghitung Biner
55
Tabel 2.2 memberikan urutan hitungan, dengan asumsi bahwa keadaan awal dari
pencacah sinkron dan asinkron adalah 0. Diagram keadaan diwakili dalam
Gambar 2.6.
Sinyal jam
Keluaran
detak
Q2
Q1
Q0
keadaan awal
0
0
0
1
0
0
1
2
0
1
0
3
0
1
1
4
1
0
0
5
1
0
1
6
1
1
0
7
1
1
1
8
0
0
0
Tabel 2.2. Tabel yang menjelaskan urutan hitungan
negara :
100
111
001
010
011
101
110
000 keadaan awal
2
Q0
Q1
Q
Gambar 2.6. Diagram keadaan penghitung modulo 8
2.4. Penghitung modulo 16
Penghitung modulo 16 (atau empat-bit) memiliki 16 ((2 4 = 16)) status dan setidaknya empat
flip-flop diperlukan untuk implementasinya. Itu dapat menghasilkan urutan biner
sesuai dengan angka dari 1 sampai 15.
Pada setiap pulsa sinyal clock, penghitung bergerak dari satu nomor ke nomor berikutnya. NS
counter direset ke 0 setelah mencapai urutan 1111, yaitu angka 15.
halaman 68
56
Rangkaian logika untuk pencacah modulo 16 asinkron diberikan pada Gambar 2.7(a).
Penghitung asinkron menghadirkan keuntungan karena mudah diimplementasikan. Namun,
seperti yang ditunjukkan oleh diagram waktu pada Gambar 2.7b, sinyal keluaran dipengaruhi oleh perbedaan
penundaan propagasi yang dapat menjadi terlalu tinggi dengan meningkatnya jumlah flip-flop. Ini
membatasi frekuensi operasi maksimum penghitung.
0
CLR
CLR
CLR
CLR
Q0
Q1
Q2
Q3
Q3
Q2
Q1
Q0
0
0
0
0
Q
Q
K
J
Q
Q
K
J
(A)
CK
1
Q
Q
K
J
Q
Q
K
J
(B)
2
4
5
6
7
8
1
3
9
10
11
12
13
14
16
15
0
0
0
1
1
1
1
0
0
0
1
1
1
1
0
0
CK
17
1
1
1
1
1
1
1
0
0
0
0
0
0
0
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
0
1
0
1
1
1
0
0
1
0
1
0
1
Counter sinkron dapat diimplementasikan, dengan semua output memiliki identik
penundaan propagasi. Gambar 2.8(a) dan 2.8(b) menunjukkan rangkaian logika dan waktunya
diagram pencacah modulo 16 sinkron ketika EN = 1. Untuk setiap flip-flop,
persamaan logika input ditulis sebagai berikut:
– flip-flop 0: J 0 = K 0 = EN;
– flip-flop 1: J 1 = K 1 = Q 0 · EN;
– flip-flop 2: J 2 = K 2 = Q 1 · Q 0 · EN;
– flip-flop 3: J 3 = K 3 = Q 2 · Q 1 · Q 0 · EN.
Penghitung diaktifkan ketika sinyal EN diatur ke 1, dan ketika sinyal EN
mengasumsikan keadaan logika 0 penghitung tetap dalam keadaan sebelumnya. Selanjutnya, kami
memiliki:
RCO = Q 3 · Q 2 · Q 1 · Q 0 · EN
halaman 69
Penghitung Biner
57
RCO
0
Q1
Q2
Q3
Q3Q2Q1Q0
CLR
CLR
Q2
Q3
CLR
Q1
CLR
Q0
(A)
(B)
CK
2
4
5
6
7
8
1
3
9
10
11
12
13
14
16
15
1
0
0
1
0
1
1
1
0
0
1
0
1
0
1
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
1
0
0
0
1
1
1
1
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
ID
RCO
CLR
Menangkal
Q
Q
K
J
Q
Q
K
J
Q
Q
K
J
Q
Q
K
J
ID
CK
Q

Output pembawa riak, RCO, diatur ke 1 pada akhir siklus penghitungan. Ke
meningkatkan jangkauan hitungan, dua penghitung dapat mengalir dengan menghubungkan output,
RCO, dari yang pertama ke input, EN, dari yang kedua.
Output dari satu flip-flop hanya berubah status jika output dari semua flip-flop
angka yang lebih rendah diatur ke 1. Flip-flop yang digunakan oleh pencacah memiliki J dan K . yang identik
input dan dengan demikian hanya dapat berfungsi dalam mode hold atau toggle seperti T flip-flop.
Pengoperasian penghitung modulo 16 asinkron dan sinkron dijelaskan
oleh diagram keadaan yang diberikan pada Gambar 2.9, di mana keadaan awal adalah 0.
Gambar 2.10 menunjukkan rangkaian logika dari pencacah modulo 256 yang diimplementasikan oleh
mengalirkan dua penghitung modulo 16.
2.4.1. Penghitung modulo 10
Secara umum, pencacah yang menggunakan N flip-flop memiliki jumlah maksimum keadaan yang sama
ke 2
n
. Dengan demikian dikatakan telah menyelesaikan siklus jika dapat menghasilkan urutan biner
sesuai dengan angka dari 0 hingga 2
N - 1.
halaman 70
58
negara :
1100
1111
1110
1101
1011
1010
1001
1000
0011
0000
0001
0010
0100
0101
0110
0111
Q1Q0
keadaan awal
3Q2
Q
Gambar 2.9. Diagram keadaan penghitung modulo 16
RCO
ID
Q
3
Q
2
Q
1
Q
0
Q
3
Q
2
Q
1
Q
0
ID
1
CK
RCO
Gambar 2.10. Penghitung Modulo 256
Penghitung dekade atau pencacah modulo 10 digunakan dalam aplikasi di mana digital
tampilan diperlukan.
Penghitung modulo 10 asinkron pada Gambar 2.11(a) diimplementasikan oleh
mengurangi jumlah status pencacah asinkron empat bit. Ini menghasilkan
urutan naik dari (0000) ke 9 (1001), sesuai dengan kode BCD.
Penghitung harus diatur ulang pada pulsa ke-10 dari sinyal jam. Gerbang NAND digunakan
untuk mendeteksi keadaan Q 1 = 1 dan Q 3 = 1 yang sesuai dengan hitungan 10 (1010) dalam
untuk mengatur ulang penghitung. Ini dapat mengakibatkan transien yang tidak diinginkan selama status
transisi, seperti yang ditunjukkan pada diagram waktu pada Gambar 2.11(b).
Rangkaian logika dan diagram pewaktuan pencacah modulo 10 sinkron adalah:
diberikan pada Gambar 2.12(a) dan 2.12(b). Persamaan logika untuk input J dan K adalah
ditulis sebagai berikut:
– flip-flop 0: J 0 = K 0 = 1;
– flip-flop 1: J 1 = K 1 = Q 0 · Q 3 ;
- flip-flop 2: J 2 = K 2 = Q 0 · Q 1 ;
– flip-flop 3: J 3 = K 3 = Q 0 · Q 1 · Q 2 + Q 0 · Q 3 .
N OTE .– Tiga flip-flop tidak cukup untuk mengimplementasikan pencacah modulo 10.
halaman 71
Penghitung Biner
59
sinyal
0
Q1
Q2
Q0
Q1
Q2
Q3
J
CLR
1
CLR
Sementara
Q
Q
Q
K
J
CLR
(A)
CK
2
4
5
6
7
8
1
3
9
10
Q3
1
1
0
0
1
0
1
0
1
0
1
1
0
0
1
1
0
0
1
0
0
0
0
0
0
0
1
0
0
0
0
1
1
1
1
0
0
0
0
0
CLR
(B)
0
0
0
0
Q
Q
K
J
CLR
CK
Q
Q
K
J
CLR
Q
Q
K
Menimbang bahwa penghitung mengasumsikan salah satu keadaan yang sesuai dengan
angka dari 10 hingga 15 (atau status yang tidak digunakan) setelah dihidupkan, persamaan input
untuk flip-flop dapat digunakan untuk menentukan keadaan selanjutnya. Tabel 2.3 menunjukkan
tabel transisi untuk status yang tidak digunakan. Diagram keadaan pencacah modulo 10 adalah
direpresentasikan pada Gambar 2.13. Jika penghitung mengambil salah satu status yang tidak digunakan, penghitung dapat
masuk kembali
siklus penghitungan utama setelah, paling banyak, dua jam plus.
PS
Masukan
NS
Q3Q2Q1Q0
J3K3
J2K2
J1K1
J0K0
Q
+
3
Q
+
2
Q
+
1
Q
+
0
1010
00
00
00
11
1011
1011
11
11
00
11
0110
1100
00
00
00
11
1101
1101
11
00
00
11
0100
1110
00
00
00
11
1111
1111
11
11
00
11
0010
Tabel 2.3. Tabel transisi untuk status yang tidak digunakan
(PS, status sekarang; NS, status berikutnya)
halaman 72
60
(B)
CLR
CLR
CLR
CK
CLR
Q0
Q0
Q1
Q2
Q3
Q1
Q2
Q3
Q
Q
K
J
1
(A)
CK
2
4
5
6
7
8
1
3
9
10
Q
Q
K
J
Q
Q
K
J
Q
Q
K
J
1
1
0
0
1
0
1
0
1
0
1
1
0
0
1
1
0
0
1
0
0
0
0
0
0
0
1
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0

Q
0001
0101
0110
0000
1000
0011
0111
0100
0010
1001
1011
1100
1111
1110
1100
1010
keadaan awal
nyatakan : 3 Q 2 Q 1 Q 0
Gambar 2.13. Diagram keadaan untuk sinkron
penghitung biner modulo 10
2.5. Penghitung dengan beban paralel
Penghitung dengan beban paralel menawarkan lebih banyak fleksibilitas dalam pemilihan hitungan
urutan.
halaman 73
Penghitung Biner
61
Gambar 2.14 menggambarkan pencacah empat bit dengan beban paralel. Terdiri dari gerbang logika
(DAN, XOR), multiplexer 2-ke-1 dan D flip-flop yang persamaan logika inputnya dapat:
D 0 = P 0 · Beban + (Q 0 En)Beban
[2.1]
D 1 = P 1 · Beban + [Q 1 (Q 0 · En)] Beban
[2.2]
D 2 = P 2 · Beban + [Q 2 (Q 1 · Q 0 · En)] Beban
[2.3]
D 3 = P 3 · Beban + [Q 3 (Q 2 · Q 1 · Q 0 · En)]Muat
[2.4]
dan:
RCO = Q 3 · Q 2 · Q 1 · Q 0 · En
[2.5]
Mengatur ulang
1
0
3
3
2
1
CK
Mengatur ulang
RCO
En
P0P1P2P3
Memuat
0
Q0Q1Q2Q3
0
1
Q
Q
D
CLR
RCO
0
1
Q
Q
D
CLR
0
1
Q
Q
D
CLR
0
1
Q
Q
D
CLR
Memuat
En
2
P
Q
P
P
Q
P
Q
Q
Gambar 2.14. Rangkaian logika pencacah empat bit dengan beban paralel
Penghitung dapat diatur ulang secara serempak dan diinisialisasi menggunakan beban paralel.
Tabel 2.4 menyajikan tabel fungsi.
halaman 74
62
Masukan
Mengatur ulang
En
Memuat
Fungsi
0
x
x
Mengatur ulang
1
0
0
Memegang
1
x
1
Memuat
1
1
0
Menghitung
Tabel 2.4. tabel fungsi
Untuk aplikasi yang membutuhkan pencacah modulo 7 atau modulo 10, pencacah empat bit
dengan beban paralel dapat dikonfigurasi seperti yang ditunjukkan pada Gambar 2.15. Gerbang AND mendeteksi
keadaan 0110 (6) (penghitung modulo 7) atau 1001 (9) (penghitung modulo 10) untuk memulai
counter reset melalui beban paralel.
CK
0Q1Q2Q3
Q0Q1Q2Q3
RCO
En
P0P1P2P3
Memuat
Mengatur ulang
0000
1
(A)
(B)
RCO
En
P0P1P2P3
Memuat
Mengatur ulang
0000
1
CK
1
1
Q
Gambar 2.15. a) penghitung Modulo 7; b) penghitung modulo 10
Menggunakan dua tahap penghitung, rentang hitungan dapat diperluas dengan menghubungkan
output, RCO, dari tahap pertama ke input, EN, dari tahap kedua.
2.6. Penghitung bawah
Penghitung turun menghasilkan, dari keadaan awal yang diberikan, urutan angka dalam
urutan menurun.
Rangkaian logika dari penghitung turun modulo 16 asinkron diberikan dalam
Gambar 2.16. Ini terdiri dari JK flip-flop yang inputnya terhubung ke enable
sinyal EN. Penghitung turun diaktifkan atau dinonaktifkan dengan mengatur sinyal EN ke
1 atau ke 0.
Gambar 2.17 menunjukkan rangkaian logika dan simbol untuk modulo sinkron 16
bawah meja. Persamaan logika untuk input J dan K diberikan oleh:
– flip-flop 0: J 0 = K 0 = EN;
halaman 75
Penghitung Biner
63
– flip-flop 1: J 1 = K 1 = Q 0 · EN;
– flip-flop 2: J 2 = K 2 = Q 1 · Q 0 · EN;
– flip-flop 3: J 3 = K 3 = Q 2 · Q 1 · Q 0 · EN.
J
CLR
Q0
PR
CLR
Q1
PR
CLR
PR
Q2
CLR
Q3
PR
Q
Q
K
J
Q
Q
K
J
Q
Q
K
J
CK
ID
Q
Q
K
Gambar 2.16. Sirkuit logika untuk penghitung turun modulo 16 asinkron
Penghitung bawah
CLR
Q3
CLR
CLR
Q1
CLR
Q0
PR
PR
PR
PR
Q2
ID
CLR
Q3Q2Q1Q0
Q
Q
K
J
Q
Q
K
J
Q
Q
K
J
Q
Q
K
J
CK
ID
RCO
PR
RCO
Gambar 2.17. Sirkuit logika dan simbol untuk sinkron
penghitung turun modulo 16
Selama operasi normal, sinyal pengaktifan EN harus disetel ke 1.
Diagram keadaan yang diberikan pada Gambar 2.18 dapat digunakan untuk menggambarkan operasi dari
penghitung turun asinkron, serta penghitung turun sinkron. Namun,
frekuensi maksimum penghitung turun asinkron dibatasi oleh perbedaan
penundaan propagasi yang dapat mempengaruhi sinyal clock.
halaman 76
64
negara :
1100
1111
1110
1101
1011
1010
1001
1000
0011
0000
0001
0010
0100
0101
0110
0111
Q1Q0
3Q2
keadaan awal
Q
Gambar 2.18. Diagram keadaan untuk penghitung turun modulo 16
2.7. Penghitung reversibel sinkron
Pencacah reversibel juga disebut pencacah dua arah atau pencacah atas/bawah.
Itu dapat menghasilkan urutan angka dalam urutan naik atau turun. Secara umum, itu
dimungkinkan untuk mengubah arah hitungan dari keadaan apa pun.
Gambar 2.19(a) dan 2.19(b) menunjukkan rangkaian logika dan diagram pewaktuan a
pencacah modulo 8 sinkron reversibel.
J
CLR
CLR
CLR
Q0
Q1
Q2
Q0
Q1
Q2
Q
Q
K
J
CK
1
(A)
CK
2
4
5
6
7
8
1
3
0
0
0
1
0
0
0
1
0
1
0
0
0
1
0
0
1
1
1
(B)
1
0
1
0
1
0
0
0
0
1
1
0
0
0
9
10
Dir
Dir
Q
Q
K
J
Q
Q
K
Gambar 2.19. Penghitung modulo 8 sinkron reversibel:
Untuk setiap flip-flop, persamaan logika input diberikan oleh:
– flip-flop 0: J 0 = K 0 = 1 ;
halaman 77
Penghitung Biner
65
– flip-flop 1: J 1 = K 1 = Q 0 · Dir + Q 0 · Dir ;
– flip-flop 2: J 2 = K 2 = Q 0 · Q 1 · Dir + Q 0 · Q 1 · Dir.
Sinyal Dir digunakan untuk memilih jenis penghitungan:
– Dir = 0 untuk menghitung dalam urutan menurun;
– Dir = 1 untuk menghitung dalam urutan yang meningkat.
Tabel 2.5 menjelaskan urutan hitungan.
pulsa sinyal jam
Q2
Q1
Q0
Nomor
keadaan awal
0
0
0
0
1
0
0
1
1
2
0
1
0
2
3
0
1
1
3
4
1
0
0
4
5
1
0
1
5
6
1
0
0
4
7
0
1
1
3
8
0
1
0
2
9
0
0
1
1
10
0
0
0
0
Tabel 2.5. Tabel yang menjelaskan urutan penghitung
2.8. Decoding penghitung turun
Untuk mengontrol urutan operasi atau tampilan angka yang diwakili oleh
keadaan flip-flop, decoder harus dihubungkan dengan counter.
Sebuah counter tiga bit asinkron dengan decoder digambarkan pada Gambar 2.20. Setiap
keluaran decoder Y i (i = 0, 1, 2, 3, 4, 5, 6, 7) hanya dalam keadaan high saat hitungan
hasilnya sama dengan i. Kami dengan demikian memiliki:
Y0=Q2·Q1·Q0
[2.6]
Y1=Q2·Q1·Q0
[2.7]
Y2=Q2·Q1·Q0
[2.8]
Y3=Q2·Q1·Q0
[2.9]
Y4=Q2·Q1·Q0
[2.10]
halaman 78
66
Y5=Q2·Q1·Q0
[2.11]
Y6=Q2·Q1·Q0
[2.12]
dan:
Y7=Q2·Q1·Q0
[2.13]
J
CLR
CLR
CLR
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
Q2
Q1
Q0
Q
Q
K
J
Q
Q
K
J
CK
1
Q
Q
K
Gambar 2.20. Penghitung tiga bit asinkron dengan dekoder
Secara umum, untuk pencacah biner jumlah input untuk gerbang AND yang membuat
up decoder meningkat dengan modulo.
2.9. Latihan
E XERCISE 2.1.– Merancang pencacah modulo 6 asinkron.
halaman 79
Penghitung Biner
67
E XERCISE 2.2.– Pencacah asinkron menggunakan D flip-flop:
a) verifikasi bahwa rangkaian logika yang ditunjukkan pada Gambar 2.21(a) dan 2.21(b), di mana
input sinyal clock, CK, digunakan sebagai input T, setara dengan flip-flop T;
b) lengkapi diagram waktu yang ditunjukkan pada Gambar 2.21(c);
c) untuk pencacah asinkron yang ditunjukkan pada Gambar 2.22(a), selesaikan pengaturan waktunya
diagram pada Gambar 2.22(b) dan simpulkan modulonya. Kami akan menganggap bahwa penghitung
awalnya diatur ke 0.
(B)
Q
Q
K
J
CK
1
Q
Q
Q
D
CK
Q
CK
Q
(C)
(A)
Gambar 2.21. a) dan b) Rangkaian logika; c) diagram waktu
D
0
Q1
Q2
CLR
CLR
CLR
Q2
Q1
Q0
(A)
(B)
CK
2
4
5
6
7
8
1
3
Q
Q
D
CK
Q
Q
D
Q
Q
Q
Gambar 2.22. a) Rangkaian logika penghitung; b) diagram waktu

E XERCISE 2.3.– Penghitung yang ditunjukkan pada Gambar 2.23 awalnya diatur ke 1 (dengan demikian, Q 1 Q 0 =
11).
Q
Q
K
J
1
1
Q
Q
K
J
0
1
CK
Gambar 2.23. Counter menggunakan dua JK flip-flop
Mengabaikan penundaan propagasi, tentukan urutan hitungan setelah lima pulsa
dari sinyal jam.
Mewakili diagram keadaan penghitung.
halaman 80
68
E XERCISE 2.4.– Rangkaian asinkron menggunakan dua flip-flop.
Sirkuit asinkron yang ditunjukkan pada Gambar 2.24(a) terdiri dari dua D flip-flop dan
sebuah gerbang NAND.
Dn
B
Ke atas
PR
CLR
Q
D
Q
PR
CLR
Q
D
Q
Ke atas
Dn
1
1
A
(A)
(B)
B
A
Gambar 2.24. a) Rangkaian asinkron menggunakan dua flip-flop;

b) diagram waktu
Lengkapi diagram waktu seperti yang ditunjukkan pada Gambar 2.24(b).
Apa fungsi dari rangkaian ini?
E XERCISE 2.5.– Counter menggunakan tiga flip-flop.
CK
CLR
CLR
CLR
Q0
Q1
Q2
Q0
Q1
Q2
Q
Q
K
J
Q
Q
K
J
Q
Q
K
J
1
1
(A)
CK
(B)
Gambar 2.25. a) Counter menggunakan tiga flip-flop; b) diagram waktu
Pertimbangkan pencacah yang ditunjukkan pada Gambar 2.25(a), yang flip-flopnya awalnya diatur ke 0:
– menentukan persamaan logika untuk input J dan K dari setiap flip-flop;
– lengkapi diagram waktu pada Gambar 2.25(b);
– buat diagram status penghitung;
– menyimpulkan modulo penghitung.
halaman 81
Penghitung Biner
69
E XERCISE 2.6.– Penghitung menggunakan empat flip-flop.
Berikan diagram waktu untuk pencacah yang ditunjukkan pada Gambar 2.26, dengan asumsi bahwa semua
flip-flop awalnya diatur ke 0.
Ubah penghitung yang ditunjukkan pada Gambar 2.26 dengan menambahkan input set (PR) dan reset
input (CLR), yang ketika diaktifkan, menentukan status: Q 3 Q 2 Q 1 Q 0 = 1010.
CK
3
Q2
Q1
Q0
Q
Q
K
J
Q
Q
K
J
1
Q
Q
K
J
Q
Q
K
J
PR
CLR
PR
CLR
PR
CLR
PR
CLR
Q
Gambar 2.26. Sirkuit logika untuk pencacah empat bit

E XERCISE 2.7.– Counter menggunakan tiga JK flip-flop.
CK
CLR
CLR
CLR
Q0
Q1
Q2
Q
Q
K
J
1
Q
Q
K
J
Q
Q
K
J
Gambar 2.27. Rangkaian logika untuk pencacah menggunakan tiga flip-flop JK

Perhatikan rangkaian logika pencacah yang ditunjukkan pada Gambar 2.27:
– menentukan persamaan logika untuk input setiap flip-flop;
– berikan diagram pengaturan waktu untuk penghitung dengan asumsi bahwa semua flip-fop pada awalnya adalah
ulang ke 0;
– berikan diagram status untuk penghitung;
– menyimpulkan modulo penghitung.
halaman 82
70
E LATIHAN 2.8.– Penghitung flip-flop D sinkron.
Untuk pencacah yang ditunjukkan pada Gambar 2.28, tentukan persamaan logika dari input untuk
setiap flip-flop dan buat tabel transisi. Kita akan menganggap bahwa keadaan awal dari
setiap penghitung adalah 0.
CLR
0
Q1
Q2
CLR
Q
Q
D
CLR
CK
Q
Q
D
Q
Q
Q
D
Gambar 2.28. Rangkaian logika untuk pencacah flip-flop D sinkron

Deduksi modulo penghitung.
E XERCISE 2.9.– Penghitung yang ditunjukkan pada Gambar 2.29 awalnya diatur ke 0 (yaitu
Q 2 Q 1 Q 0 = 000).
a) Tentukan ekspresi logika untuk input J 0 , K 0 , J 1 , K 1 , J 2 dan K 2 .
b) Turunkan diagram keadaan untuk pencacah ini.
CK
Q
Q
K
J
PR
CLR
0
Q
Q
K
J
PR
CLR
1
Q
Q
K
J
PR
CLR
2
Gambar 2.29. Rangkaian logika pencacah menggunakan JK flip-flop

E XERCISE 2.10.– Penghitung yang ditunjukkan pada Gambar 2.30(a) awalnya diatur ke 0 (di lain
kata Q 2 Q 1 Q 0 = 001):
– menentukan ekspresi logika untuk input J 0 , K 0 , J 1 , K 1 , J 2 dan K 2 ;
– lengkapi diagram waktu yang ditunjukkan pada Gambar 2.30(b);
– penentu Q 2 Q 1 Q 0 saat dioda D 7 dihidupkan;
halaman 83
Penghitung Biner
71
– dapatkah penghitung secara bersamaan menyalakan kedua dioda, D 2 dan D 7 ?
H7
+Vcc
Q
Q
K
J
PR
CLR
0
Q
Q
K
J
PR
CLR
1
Q
Q
K
J
PR
CLR
2
1
R
R
x
kamu
CK
Q0
Q1
Q2
x
kamu
(A)
CK
D
(B)
2
Gambar 2.30. a) Penghitung terhubung ke D 1 dan D 2

dioda; b) diagram waktu
E LATIHAN 2.11.– Penghitung sinkron.
Penghitung sinkron yang ditunjukkan pada Gambar 2.31 terdiri dari sakelar debouncing
(S), flip-flop D untuk sinkronisasi data pada tepi jatuh dari sinyal clock dan a
rangkaian counter dengan tombol tekan reset.
Tentukan persamaan logika untuk input, D 1 dan D 0 , dan output, Y 1 dan
Y 0 , sebagai fungsi dari X, Q 1 dan Q 0 .
Lengkapi diagram waktu yang diberikan pada Gambar 2.32 dan 2.33.
Apa fungsi sakelar S?
Lengkapi tabel decoding output yang diberikan pada Tabel 2.6.
E LATIHAN 2.12.– Sirkuit temporisasi untuk jam kuarsa.
Penghitung modulo m dapat diimplementasikan, seperti yang ditunjukkan pada Gambar 2.34, dengan reset
input, CLR, input aktif, EN, dan output pembawa riak, RCO.
halaman 84
72
CLR
R
V CC
V CC
V CC
Y3
Y0
Y1
Y2
BP
Q
x
S
R
R
PR
CLR
Q
D
Q
1
0
PR
CLR
Q
D
Q
PR
CLR
Q
D
Q
0
1
CK
R
S
Q
R
Gambar 2.31. Sirkuit sinkron

CK
Q
R
S
x
Gambar 2.32. Diagram waktu 1
x
Q1
Q0
Y3
Y2
Y1
Y0
0
x
x
1
0
0
1
0
1
1
1
0
1
1
1
Tabel 2.6. Tabel decoding keluaran
halaman 85
Penghitung Biner
73
CK
CLR
D1
D0
Q1
Q0
x
Mod saya
RCO
Q1Q0
ID
CLR
Qn
menangkal
Gambar 2.34. Penghitung modulo m
Tentukan hubungan yang ada antara modulo, m, dan jumlah
bit, n.
Menggunakan osilator kuarsa, yang menghasilkan sinyal clock, CK, yang frekuensinya adalah
65, 536 Hz dan menggunakan penghitung modulo 16, 10, 6 dan 4, menerapkan temporisasi
sirkuit yang dapat menghasilkan sinyal untuk setiap hari (D), setiap jam (H), setiap menit (M)
dan setiap detik (S).
2.10. Solusi
S OLUSI 2.1.- Asynchronous modulo 6 counter.
Gambar 2.35 menunjukkan rangkaian logika untuk pencacah modulo 6 asinkron. NS
Gerbang NAND mendeteksi kombinasi Q 2 Q 1 Q 0 dalam bentuk 110 (6) atau 111 (7) ke
memulai reset flip-flop.
S OLUSI 2.2.- Asynchronous D flip-flop.
Untuk rangkaian logika yang ditunjukkan pada Gambar 2.36(a), kita memiliki:
J = K = 1 dan Q + = J · Q + K · Q = Q
halaman 86
74
dan untuk rangkaian logika yang ditunjukkan pada Gambar 2.36(b), kita memiliki:
D = Q dan Q + = D = Q
CLR
0
Q1
Q2
Q
Q
K
J
CLR
Q
Q
Q
K
J
1
CK
Q
Q
K
J
CLR
CLR
Gambar 2.35. Penghitung modulo 6 asinkron
Mereka kemudian beroperasi dalam mode sakelar atau seperti flip-flop T, seperti yang diilustrasikan oleh pengaturan waktu
diagram yang ditunjukkan pada Gambar 2.36(c).
(B)
CK
Q
(C)
Q
Q
K
J
CK
1
Q
Q
Q
D
CK
Q
(A)
Gambar 2.36. a) dan b) Rangkaian logika; c) diagram waktu
Diagram waktu untuk pencacah pada Gambar 2.37(a) direpresentasikan dalam
Gambar 2.37(b). Karena siklus hitungan memiliki delapan status yang berbeda, modulo penghitung adalah
sama dengan 8.
1
CLR
CLR
CLR
Q2
Q1
Q0
Q0
Q1
Q2
(A)
(B)
Q
Q
D
CK
Q
Q
D
Q
Q
D
CK
2
4
5
6
7
8
1
3
0
0
0
1
0
0
0
1
0
1
0
0
0
1
1
0
1
0
1
1
1
1
1
0
0
0
Gambar 2.37. a) Rangkaian logika penghitung;

b) diagram waktu
halaman 87
Penghitung Biner
75
S OLUSI 2.3.- Kontra menggunakan dua sandal jepit.
Untuk setiap flip-flop pencacah, persamaan input diberikan oleh:
– flip-flop 0: J 0 = Q 1
dan K 0 = 1;
– flip-flop 1: J 1 = Q 0
dan K 1 = 1.
Tabel 2.7 menunjukkan tabel transisi. Diagram keadaan diberikan pada Gambar 2.38.
Q1
Q0
J1K1
J0K0
Q
+
1
Q
+
0
1
1
11
01
0
0
0
0
01
11
0
1
0
1
11
11
1
0
1
0
01
01
0
0
Tabel 2.7. Tabel transisi untuk penghitung
negara :
00
01
11
QQ
0
1
10
Gambar 2.38. Diagram keadaan untuk penghitung
S OLUSI 2.4.- sirkuit Asynchronous menggunakan dua sandal jepit.
Gambar 2.39 menggambarkan rangkaian asinkron menggunakan dua flip-flop dan
diagram waktu yang sesuai.
Dengan menganalisis diagram waktu, kita dapat menentukan yang mana dari dua sinyal, A
atau B, di muka atau tertunda. Dengan demikian, ini adalah detektor fase.
S OLUSI 2.5.- Kontra menggunakan tiga sandal jepit.
Dengan mengacu pada rangkaian logika pencacah, kita memperoleh persamaan logika berikut:
– flip-flop 0: J 0 = Q 2 dan K 0 = 1;
– flip-flop 1: J 1 = Q 0 dan K 1 = Q 0 ;
– flip-flop 2: J 2 = Q 1 · Q 0 dan K 2 = 1.
halaman 88
76
B
(A)
(B)
A
B
Ke atas
Dn
PR
CLR
Q
D
Q
PR
CLR
Q
D
Q
Ke atas
Dn
1
1
A
Gambar 2.39. a) Rangkaian asinkron menggunakan dua flip-flop;
b) diagram waktu
Gambar 2.40(a) menggambarkan diagram waktu, di mana lima keadaan berbeda dapat
dibedakan. Karena pencacah menggunakan tiga flip-flop, status berikutnya sesuai dengan
tiga status yang tidak digunakan (101, 110, dan 111) harus ditentukan.
negara :
111
110
101
Q0
Q2
Q1
Q2Q1Q0
CK
(B)
(A)
0
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
1
0
001
010
011
100
000
Gambar 2.40. a) Diagram waktu; b) diagram keadaan
Tabel 2.8 menggambarkan tabel transisi untuk status yang tidak digunakan.
PS
Masukan
NS
Q2Q1Q0
J2K2
J1K1
J0K0
Q
+
2
Q
+
1
Q
+
0
101
01
11
01
010
110
01
00
01
010
111
11
11
01
000
(PS, status sekarang; NS, status berikutnya)
halaman 89
Penghitung Biner
77
Diagram keadaan untuk pencacah diberikan pada Gambar 2.40(b).
Ini adalah penghitung 5 modulo.
S OLUSI 2.6.- Kontra menggunakan empat sandal jepit.
Persamaan logika untuk input dari flip-flop diberikan oleh:
– flip-flop 0: J 0 = K 0 = 1;
– flip-flop 1: J 1 = K 1 = Q 0 ;
– flip-flop 2: J 2 = K 2 = Q 1 · Q 0 ;
– flip-flop 3: J 2 = K 2 = Q 2 · Q 1 · Q 0 .
Berdasarkan diagram waktu pada Gambar 2.41, dapat disimpulkan bahwa ini adalah a
16 penghitung modulo.
15
0
Q1
Q2
Q3
CK
1
0
0
1
0
1
1
1
0
0
1
0
1
0
1
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
1
0
0
0
1
1
1
1
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
2
4
5
6
7
8
1
3
9
10
11
12
13
14
16
Q
Gambar 2.41. Diagram waktu

Gambar 2.42 menggambarkan rangkaian logika untuk pencacah yang dimodifikasi serta a
representasi dari sinyal PR dan CLR.
CLR
0
Q1
Q2
Q3
PR
PR
Q
Q
K
J
Q
Q
K
J
Q
Q
K
J
Q
Q
K
J
PR
CLR
PR
CLR
PR
CLR
PR
CLR
CK
1
CLR
Q
Gambar 2.42. Rangkaian logika untuk pencacah yang dimodifikasi. Untuk versi warna
dari gambar ini, lihat www.iste.co.uk/ndjountche/electronics2.zip
halaman 90
78
S OLUSI 2.7.- Kontra menggunakan tiga sandal jepit.
Dengan menganalisis rangkaian logika untuk pencacah, kita memperoleh logika berikut:
persamaan:
– flip-flop 0: J 0 = K 0 = 1;
– flip-flop 1: J 1 = Q 2 · Q 0 dan K 1 = Q 0 ;
– flip-flop 2: J 2 = Q 1 · Q 0 dan K 2 = Q 0 .
Gambar 2.43(a) menggambarkan diagram waktu penghitung. Negara bagian 110 dan 111
tidak terpakai. Tabel transisi untuk keadaan yang tidak digunakan diberikan pada Tabel 2.9.
Gambar 2.43(b) menunjukkan diagram keadaan pencacah. Karena siklus hitungan
terdiri dari enam status yang berbeda, ini adalah penghitung modulo 6.
6
0
Q
1
Q
2
CK
0
0
0
0
1
0
0
0
1
0
1
1
1
0
0
1
1
0
0
0
0
1
2
3
4
5
Q
Gambar 2.43. Diagram waktu penghitung
negara :
110
111
000
101
100
011
010
001
2
Q
0
Q
1
Q
Gambar 2.44. Diagram keadaan penghitung
S OLUSI 2.8.- Synchronous D flip-flop counter.
Analisis rangkaian logika pencacah menghasilkan persamaan berikut:
halaman 91
Penghitung Biner
79
– flip-flop 0: D 0 = Q 0 ;
– flip-flop 1: D 1 = Q 1 · Q 0 + Q 1 · Q 0 ;
– flip-flop 2: .
PS
Masukan
NS
Q2Q1Q0
J2K2
J1K1
J0K0
Q
+
2
Q
+
1
Q
+
0
110
00
00
11
111
111
11
01
11
000
Karena kita memiliki Q + = D untuk flip-flop D, kita dapat membuat tabel transisi
diberikan pada Tabel 2.10.
PS
Masukan
NS
Q2Q1Q0
D2
D1
D0
Q
+
2
Q
+
1
Q
+
0
000
0
0
1
001
001
0
1
0
010
010
0
1
1
011
011
1
0
0
100
100
1
0
1
101
101
1
1
0
110
110
1
1
1
111
111
0
0
0
000
Tabel 2.10. Tabel transisi (PS, status sekarang; NS: status berikutnya)
Siklus hitungan terdiri dari delapan negara bagian yang berbeda, sesuai dengan
angka dari 0 hingga 7. Modulo untuk pencacah, dengan demikian, sama dengan 8.
S OLUSI 2.9.- Persamaan masukan untuk sandal jepit ditulis sebagai berikut:
– flip-flop 0: J 0 = Q 2 Q 1
dan K 0 = Q 2 Q 1 ;
– flip-flop 1: J 1 = Q 2 · Q 0
dan K 1 = Q 2 · Q 0 ;
- flip-flop 2: J 2 = Q 1 · Q 0
dan K 2 = Q 1 · Q 0 .
Tabel transisi pencacah disajikan pada Tabel 2.11. Gambar 2.45
menggambarkan diagram keadaan. Siklus hitungan terdiri dari delapan keadaan yang berbeda.
halaman 92
80
Selain itu, karena keadaan berurutan hanya berbeda satu bit, ini adalah modulo 8
Penghitung abu-abu.
S OLUSI 2.10.- Persamaan logika untuk masukan dari sandal jepit yang diberikan oleh:
– flip-flop 0: J 0 = K 0 = 1;
– flip-flop 1: J 1 = K 1 = Q 0 ;
– flip-flop 2.
PS
Masukan
NS
Q2Q1Q0
J2K2
J1K1
J0K0
Q
+
2
Q
+
1
Q
+
0
000
01
00
10
001
001
00
10
10
011
011
00
10
01
010
010
10
00
01
110
110
10
00
10
111
111
00
01
10
101
101
00
01
01
100
100
01
00
01
000
Tabel 2.11. Tabel transisi (PS, status sekarang; NS, status berikutnya)
negara :
010
110
011
111
101
100
000
001
keadaan awal
2
Q
01
QQ
Gambar 2.45. diagram keadaan
Untuk output yang terhubung ke dioda, kami memiliki:
X=Q2·Q1·Q0
[2.14]
Y=Q2·Q1·Q0
[2.15]
halaman 93
Penghitung Biner
81
0
CK
Q0
Q1
Q2
x
kamu
1
2
3
4
5
6
7
8
0
1
0
1
0
0
1
1
0
0
0
1
1
0
1
0
1
1
1
1
1
0
0
Gambar 2.46 menggambarkan diagram waktu penghitung.
D 7 dinyalakan ketika Q 2 Q 1 Q 0 = 111.
Berdasarkan diagram waktu, penghitung tidak dapat secara bersamaan mengaktifkan keduanya
dioda.
S OLUSI 2.11.- Synchronous counter.
Dengan menganalisis rangkaian logika pencacah, kita memperoleh persamaan berikut:
D0=X·Q0+X·Q0
[2.16]
D1=X·Q1·Q0+Q1·Q0+X·Q1
[2.17]
Y3=X·Q1·Q0
[2.18]
Y2=X·Q1·Q0
[2.19]
Y1=X·Q1·Q0
[2.20]
Y0=X·Q1·Q0
[2.21]
Gambar 2.47 menggambarkan diagram waktu 1. Pantulan sakelar S dieliminasi oleh
flip-flop SR, sedangkan sinyal X disinkronkan ke tepi jatuh jam
sinyal oleh D flip-flop.
Gambar 2.48 menggambarkan diagram waktu 2. Penghitungan dimulai ketika sinyal
X mengambil status logika 1 dan berhenti ketika sinyal X direset.
halaman 94
82
CK
Q
R
S
x
CK
CLR
D1
D0
Q1
Q0
x
Saklar S, dengan demikian, digunakan untuk menghidupkan dan mematikan penghitung.
Tabel untuk decoding output diberikan pada Tabel 2.12.
x
Q1
Q0
Y3
Y2
Y1
Y0
0
x
x
0
0
0
0
1
0
0
0
0
0
1
1
0
1
0
0
1
0
1
1
0
0
1
0
0
1
1
1
1
0
0
0
Tabel 2.12. Tabel untuk decoding keluaran
halaman 95
Penghitung Biner
83
S OLUSI 2.12.- Temporization dari jam kuarsa.
Dimungkinkan untuk menetapkan hubungan berikut antara modulo, m, dan
jumlah bit, n:
n = Llog(m)/ log(2)n
[2.22]
di mana Lxn mewakili bilangan bulat terkecil yang lebih besar dari atau sama dengan x.
Gambar 2.49 menggambarkan sirkuit temporisasi untuk jam kuarsa.
Mod 4
Q3Q2Q1Q0
Q3Q2Q1Q0
Q3Q2Q1Q0
Q3Q2Q1Q0
Q2Q1Q0
Q2Q1Q0
Q2Q1Q0
Q1Q0
Q3Q2Q1Q0
Q3Q2Q1Q0
ID
RCO
CLR
ID
RCO
CLR
ID
RCO
CLR
ID
RCO
CLR
ID
RCO
CLR
menangkal
menangkal
menangkal
menangkal
menangkal
menangkal
menangkal
menangkal
menangkal
ID
RCO
CLR
ID
RCO
CLR
ID
RCO
CLR
M
CK
1
S
H
J
ID
RCO
CLR
ID
RCO
CLR
Mod 16
Mod 16
Mod 16
Mod 10
menangkal
Mod 16
Mod 6
Mod 10
Mod 6
Mod 6
Gambar 2.49. Sirkuit temporer
halaman 96
halaman 97
3
Daftar Shift
3.1. pengantar
Shift register digunakan untuk menggeser posisi bit dari data word ke kiri atau ke kiri
Baik. Mereka digunakan dalam penyimpanan data dan aplikasi transfer. Tidak seperti pencacah biner,
register geser tidak memiliki urutan status tertentu.
Sebuah register yang terdiri dari n flip-flop memiliki kapasitas penyimpanan untuk biner
kata dari n bit. Ada berbagai jenis register tergantung pada mode akses
(seri atau paralel) ke register (untuk operasi baca dan tulis).
3.2. Register geser serial-in
Register geser diimplementasikan dengan menghubungkan secara serial D flip-flop yang diaktifkan oleh
sinyal jam yang sama. Gambar 3.1 menggambarkan register geser 5-bit. Bit data diterapkan ke
input serial (SI) ditransfer dari satu flip-flop ke flip-flop lain di tepi setiap jam
detak. Sinyal yang muncul pada output paralel atau pada output dari flip-flop yang berbeda
identik tetapi tertunda sehubungan satu sama lain, sementara data tersedia sebagai serial
urutan pada output flip-flop terakhir. Diagram waktu yang ditunjukkan pada Gambar 3.2
menggambarkan fungsi temporisasi yang dilakukan oleh register geser.
3.3. Register geser paralel-in
Register geser dapat diimplementasikan dengan input sinkron, yang, jika perlu,
dapat digunakan untuk memodifikasi isinya seperti yang ditunjukkan pada Gambar 3.3. Dalam hal ini, operasi
mode register geser tergantung pada keadaan sinyal yang diaktifkan En:
– ketika En rendah, gerbang 1, 2 dan 3 diaktifkan dan gerbang 4, 5 dan 6 adalah
dinonaktifkan. Setiap bit D i (i = 1, 2, 3) dapat diterapkan pada input data dari
flip-flop yang sesuai;
halaman 98
86
– ketika En tinggi, gerbang 1, 2 dan 3 dinonaktifkan dan gerbang 4, 5 dan 6 adalah
diaktifkan, sehingga memungkinkan operasi shift-kanan. D 0 dapat dianggap sebagai SI dan
Q 3 dapat dianggap sebagai output serial (SO).
2
CK
CLR
CLR
CLR
CLR
Q0
Q1
Q2
Q3
D0
Q3
Q3
Q
Q
D
Q
Q
D
Q
Q
D
Q
Q
D
Output paralel:
Keluaran serial:
dan
Q0,1
Q,Q
Gambar 3.1. Shift register
CK
0
Q3
Q2
Q1
D0
Q
En
CLR
CLR
CLR
CLR
Q0
Q1
Q2
Q3
D0
D1
D2
D3
Q
Q
D
Q
Q
D
Q
Q
D
Q
Q
D
4
1
5
2
6
3
CK
Gambar 3.3. Register geser serial-keluar paralel-masuk

halaman 99
Daftar Shift
87
Tabel 3.1 menggambarkan tabel kebenaran fungsional dari register geser seri-keluar paralel-masuk.
Diagram waktu diberikan pada Gambar 3.4 dengan asumsi bahwa flip-flop pada awalnya diatur
ke 0.
Masukan
Q3
Q3
+
D3
Q2
Q3
Q1
Q2
+
Q2
D2
Q2
Q0
Q1
D1
Q1
Q1
+
Q0
D0
D0
Q0
0
Q
+
CK
1
0
1
x
x
0
En
Memuat
Pergeseran kanan
Memegang
NS
Tabel 3.1. Tabel kebenaran fungsional (NS, status berikutnya)
En
2
D1
D0
D3
Q0
Q1
Q2
Q3
CK
D
Beberapa aplikasi memerlukan register geser yang dapat diaktifkan atau dinonaktifkan. Gambar 3.5
menggambarkan rangkaian logika register geser serial-keluar paralel-masuk dengan sinyal aktif.
Untuk memungkinkan realisasi fungsi tambahan, register geser diimplementasikan oleh:
menggabungkan 2:1 multiplexer dengan D flip-flop.
halaman 100
88
Memuat
0
1
1
0
Q
Q
D
CLR
2
0
1
1
0
Q
Q
D
CLR
3
0
1
1
1
2
2
3
3
1
0
Q
Q
D
CLR
0
CLR
CK
0
1
1
0
0
L
En
Q
Q
D
CLR
1
0
x
Q
x
x
Q
x
Q
x
Q
Gambar 3.5. Register geser serial-keluar paralel-masuk dengan sinyal aktif
Tabel kebenaran fungsional diberikan pada Tabel 3.2. Transfer data input membutuhkan
tempat ketika sinyal clock bertransisi dari rendah ke tinggi. Harus dicatat bahwa
input X L dapat dianggap sebagai SI dan output Q 3 sebagai SO.
Mengatur ulang
Q3
+
0
Q
+
Q1
+
Q2
+
x
0
0
1
1
x
Masukan
Pergeseran kiri
NS
Memegang
Memuat
3
0
1
2
0
1
2
3
0
1
2
L
CK CLR
0
x
1
En
x
0
0
0
0
0
1
1
Memuat
Q
Q
x
Q
x
Q
x
x
Q
Q
Q
x
Tabel 3.2. Tabel kebenaran fungsional dari paralel-in serial-out
register geser dengan sinyal aktifkan (NS, status berikutnya)
3.4. Register geser dua arah
Register geser dua arah dapat digunakan untuk menggeser bit data ke kiri atau ke kiri
kanan berdasarkan keadaan logika sinyal kontrol.
Sebuah register geser empat-bit dua arah diilustrasikan pada Gambar 3.6. Pengoperasiannya bisa
dideskripsikan sebagai berikut:
– ketika input kontrol Sh berada pada keadaan logika tinggi, gerbang 1, 2, 3 dan 4
diaktifkan, memungkinkan penerapan sinyal input ke flip-flop pertama dan
halaman 101
Daftar Shift
89
koneksi output Q dari setiap flip-flop ke input D dari flip-flop berikutnya. Data
bit digeser oleh satu posisi ke kanan di tepi naik dari sinyal clock;
– ketika input kontrol Sh berada pada keadaan logika rendah, gerbang 5, 6, 7 dan 8 adalah
diaktifkan, memungkinkan koneksi output Q dari setiap flip-flop ke input D dari
flip-flop sebelumnya. Bit data digeser satu posisi ke kiri saat naik
tepi sinyal jam.
CK
CLR
CLR
CLR
CLR
Q0
Q1
Q2
Q3
D0
Q
Q
Q
Q
D
Q
Q
D
Q
Q
D
D
D
1
5
2
6
3
7
4
8
NS
Gambar 3.6. Register geser dua arah

Tabel 3.1 menggambarkan tabel kebenaran fungsional dari register geser dua arah.
Dengan asumsi bahwa flip-flop awalnya diatur ke 0, diagram waktu dapat:
direpresentasikan seperti yang ditunjukkan pada Gambar 3.7.
NS
D0
Q1
Q0
Q0
0
Q
+
Q2
Q3
+
D0
Q3
Q3
Q1
Q2
+
Q3
Q2
Q2
Q0
Q2
Q1
Q1
Q1
+
CK
NS
1
Masukan
0
0
x
1
x
Pergeseran kanan
Pergeseran kiri
Memegang
halaman 102
90
NS
0
Q1
Q2
Q3
D0
CK
Q
3.5. Daftarkan berkas
File register terdiri dari flip-flop yang diatur ke dalam array dua dimensi. Dia
memiliki keuntungan memiliki struktur yang teratur dan dapat digunakan oleh unit pusat
prosesor untuk menyimpan data sementara.
Secara umum, file register memiliki 2
n
garis m sandal jepit dan masing-masing garis ini dapat
dianggap sebagai register yang dapat berisi kata biner.
Struktur file register dengan input tulis dan dua output baca ditunjukkan pada:
Gambar 3.8. Menggunakan flip-flop dan 2 : 4 decoder dengan sinyal active-low enable (WE,
REA dan REB). Data masukan berupa kata-kata dengan empat bit, D 3 , D 2 , D 1 dan D 0 , just
seperti data keluaran, A 3 , A 2 , A 1 dan A 0 untuk port A, atau B 3 , B 2 , B 1 dan B 0 untuk port B.
Bit alamat tulis, WA 1 dan WA 0 , didekodekan untuk mengidentifikasi flip-flop mana
untuk memilih untuk penyimpanan, sedangkan decoding bit alamat baca, RAA 1 dan RAA 0
untuk port A, atau RAB 1 dan RAB 0 untuk port B, berguna untuk pemilihan flip-flop
yang menyediakan data yang akan dibaca. Tabel pengalamatan untuk kata data dapat direpresentasikan
seperti yang ditunjukkan pada Tabel 3.4.
Menulis
Membaca
Membaca
operasi
operasi untuk port A
operasi untuk port B
WA 1
WA 0
RAA 1
RAA 0
RAB 1
RAB 0
kata 0
0
0
0
0
0
0
Kata 1
0
1
0
1
0
1
Kata 2
1
0
1
0
1
0
Kata 3
1
1
1
1
1
1
Tabel 3.4. Tabel pengalamatan kata data
Halaman 103
Daftar Shift
91
2:4 Dekoder
1
0
2
3
D3
D2
D1
D0
WA 1
WA 0
B3
B0
B1
B2
D
Saya
D
Saya
WS
Saya
WS
Saya
Saya
RAB 0
RAB 1
1
2:4 Dekoder
3
2
0
1
2:4 Dekoder
0
2
3
KAMI
REB
REA
RAA 1
A3
A2
A1
A0
RAA 0
CK
PBi
PAi
PBi
ai
Dua
ai
Dua
PA
Q
D
Q
Gambar 3.8. Daftarkan berkas
Masukan WE harus disetel ke 0 untuk memungkinkan operasi penulisan kata yang
alamat ditentukan. Ketika kondisi ini tidak terpenuhi, keadaan flip-flop
tetap tidak berubah. Setidaknya salah satu input, REA dan REB, harus disetel ke 0 in
hubungannya dengan alamat yang valid untuk memungkinkan sebuah kata untuk dibaca. Ketika salah satu input,
REA atau REB, diatur ke 1, output yang sesuai mengambil keadaan impedansi tinggi.
3.6. Penghitung berbasis register geser
Penghitung dapat diimplementasikan dengan menghubungkan input dan output dari register geser
untuk menghasilkan urutan bit tertentu.
halaman 104
92
3.6.1. Penghitung cincin
Sebuah pencacah cincin, yang digambarkan pada Gambar 3.9, menggunakan flip-flop untuk setiap keadaan dalam
menghitung urutan. Output dari flip-flop paling kanan terhubung ke input dari
flip-flop paling kiri, sehingga membentuk ring atau loop.
Q
0
Q1
Q2
Q3
PR
PR
PR
PR
Q
Q
D
CLR
Q
D
CLR
CK
0
1
Q
Q
D
CLR
2
Q
Q
D
CLR
3
Q
Gambar 3.9. Penghitung cincin empat bit
Dengan asumsi Q 3 Q 2 Q 1 Q 0 = 0001 adalah keadaan awal pencacah, kita dapat menggambar
diagram waktu ditunjukkan pada Gambar 3.10. Keadaan logika 1 digeser secara sirkuler dari satu
flip-flop ke yang lain di tepi naik setiap pulsa clock. Empat output dari flip-
jepit menunjukkan nomor pulsa jam. Jadi, Q 0 = 1 sesuai dengan 0, Q 1 = 1 ke 1,
Q 2 = 1 ke 2 dan Q 3 = 1 ke 3.
keadaan awal
0
Q2
Q3
Q1
CK
1
2
3
1
2
3
0
Q
Gambar 3.10. Diagram pengaturan waktu yang menggambarkan dua siklus penghitung
Dimulai dengan keadaan awal, Q 3 Q 2 Q 1 Q 0 = 0011 atau Q 3 Q 2 Q 1 Q 0 = 0111, kita
juga mendapatkan urutan hitungan dengan empat keadaan seperti yang ditunjukkan pada diagram waktu di
Gambar 3.11.
Modulo maksimum sama dengan jumlah status yang berbeda dari penghitung cincin.
Misalnya, dari keadaan awal Q 3 Q 2 Q 1 Q 0 = 0001, empat keadaan berbeda, 0001,
0010, 0100 dan 1000, dapat dibangkitkan, sedangkan keadaan awal Q 3 Q 2 Q 1 Q 0 = 0101 adalah
terkait dengan hanya dua negara bagian yang berbeda: 0101 dan 1010.
halaman 105
Daftar Shift
93
8
0011
3
0110
1100
1001
6
12
9
0001
1
0010
0100
4
2
1111
15
0000
0
0111
7
1110
1101
14
13
1011
1000
0101
5
10
1010
11
Gambar 3.11. Diagram status penghitung cincin empat bit
Namun, penghitung ring tetap dalam keadaan Q 3 Q 2 Q 1 Q 0 = 0000 atau
Q 3 Q 2 Q 1 Q 0 = 1111.
Secara umum, sebuah ring counter yang terdiri dari n flip-flop memiliki modulo maksimum yang sama
untuk n.
3.6.2. Penghitung Johnson
Untuk mengimplementasikan penghitung Johnson, pelengkap logis dari output yang terakhir
flip-flop diterapkan pada input flip-flop pertama. Koneksi umpan balik ini membantu
menghasilkan urutan hitungan yang khas.
Penghitung Johnson empat-bit ditunjukkan pada Gambar 3.12. Dengan asumsi bahwa semua
flip-flop awalnya diatur ulang, urutan hitungan terdiri dari delapan status yang berbeda, seperti:
ditunjukkan dalam diagram waktu pada Gambar 3.13. Berbeda dengan penghitung dering, dekoder harus
dihubungkan ke penghitung Johnson untuk mengidentifikasi angka yang diwakili oleh
keadaan logika yang berbeda dari flip-flop. Tabel 3.5 mewakili urutan hitungan dan
persamaan decoding untuk pencacah Johnson empat-bit (dari kondisi awal nol).
Untuk setiap nomor, selalu ada dua flip-flop yang membentuk kombinasi unik dalam
urutan keadaan penghitung Johnson. Misalnya kombinasi Q 3 Q 0 = 00
diperoleh hanya ketika hasil hitungan adalah 0.
Berdasarkan diagram keadaan yang ditunjukkan pada Gambar 3.14, pencacah Johnson empat-bit dapat:
beroperasi mengikuti dua urutan hitungan yang mungkin tergantung pada keadaan awalnya.
Secara umum, pencacah Johnson memiliki modulo 2n, di mana n adalah jumlah flip-
jatuh di konter. Dekoder memiliki gerbang AND dua input 2n untuk penghitung Johnson
yang menggunakan n flip-flop. Selain itu, jumlah input untuk setiap gerbang dekoder
tetap sama apa pun modulo penghitungnya.
halaman 106
94
Dekoder
3
Q2
Q1
Q0
Y7
Y6
Y5
Y4
Y3
Y2
Y1
Y0
PR
PR
PR
PR
Q
D
CLR
1
Q
Q
D
CLR
2
Q
Q
D
CLR
3
Q
Q
D
CLR
0
Q
CK
Menangkal
Q
Gambar 3.12. Penghitung Johnson empat-bit dengan dekoder

Detak
Q3
Q2
Q1
Q0
Output Y i
0
0
0
0
Y7=Q3·Q0
1
0
0
0
1
Y6=Q1·Q0
2
0
0
1
1
Y5=Q2·Q1
3
0
1
1
1
Y4=Q3·Q2
4
1
1
1
1
Y3=Q3·Q0
5
1
1
1
0
Y2=Q1·Q0
6
1
1
0
0
Y1=Q2·Q1
7
1
0
0
0
Y0=Q3·Q2
Tabel 3.5. Hitung urutan dan decoding persamaan
untuk penghitung Johnson empat-bit
3.6.3. Penghitung umpan balik linier
Penghitung register geser umpan balik linier (LFSR), juga dikenal sebagai pseudo-acak
generator urutan, umumnya digunakan untuk menghasilkan sinyal untuk pengujian sirkuit digital dan
halaman 107
Daftar Shift
95
kriptografi. Input untuk pencacah ini adalah fungsi linier (misalnya XOR
fungsi) dari keadaan tertentu sebelumnya.
CK
0
Q1
Q2
Q3
Y7
Y6
Y5
Y4
Y3
Y2
Y1
Y0
Q
Gambar 3.13. Diagram waktu dari empat-bit
Penghitung Johnson dengan dekoder
1100
0001
1
1000
8
0000
0
1111 15
0011
3
12
0111
7
1110
14
0101
5
1001
9
0010
2
1101 13
1011
11
0100
4
0110
6
1010
10
Gambar 3.14. Diagram keadaan untuk penghitung Johnson empat-bit
3.6.3.1. Penghitung empat bit
Mari kita perhatikan pencacah LFSR empat bit yang ditunjukkan pada Gambar 3.15. Mulai dari
keadaan 1000, penghitung berputar melalui 14 keadaan sebelum kembali ke keadaan awal.
Berdasarkan diagram keadaan yang ditunjukkan pada Gambar 3.16, pencacah ini memiliki 2 4 - 1 keadaan, masing-masing
negara yang ditentukan oleh kombinasi Q 3 Q 2 Q 1 Q 0 .
halaman 108
96
init
Q3
Q0
Q2
Q1
Q
Q
D
Q
Q
D
Q
Q
D
Q
Q
D
PR
CLR
CLR
CLR
CK
Gambar 3.15. Penghitung LFSR empat bit (XOR eksternal) (awalnya, PR = 0 untuk
flip-flop 3 dan CLR = 0 untuk flip-flop lainnya)
negara
0001
1000
0100
0010
1001
1100
0110
1011
0101
1010
1101
1110
1111
0111
0011
0000
0
3
14
13
15
10
7
5
1
4
2
9
12
6
11
8
Awal
Gambar 3.16. Diagram status pencacah LFSR empat bit (XOR eksternal)
Versi lain dari pencacah LFSR empat bit ditunjukkan pada Gambar 3.17. NS
operasi pencacah ini dijelaskan oleh diagram keadaan yang ditunjukkan pada Gambar 3.18, di mana
setiap kombinasi Q 3 Q 2 Q 1 Q 0 menunjukkan suatu keadaan.
CLR
0
Q3
Q1
Q2
Q
Q
D
PR
CK
init
Q
Q
D
Q
Q
D
Q
Q
D
CLR
CLR
Q
Gambar 3.17. Pencacah LFSR empat bit (awalnya, PR = 0 untuk flip-flop 0, dan
CLR = 0 untuk sandal jepit lainnya)
Secara umum, pencacah LFSR n-bit memiliki 2
n - 1 negara bagian dan hitungan pseudo-acak
urutan yang, dengan demikian, berbeda dari counter biner konvensional.
halaman 109
Daftar Shift
97
negara
1001
0001
0010
0100
1000
0011
0110
1011
0101
0111
1111
1101
0000
10
14
9
2
8
6
12
3
1100
1010
1110
13
15
7
0
5
11
1
4
Awal
Gambar 3.18. Diagram status pencacah LFSR empat bit (XOR internal)
3.6.3.2. Aplikasi: sirkuit self-test built-in
Dengan peningkatan jumlah transistor pada sebuah chip, menggunakan uji mandiri bawaan
(BIST) sirkuit telah menjadi penting untuk memastikan kualitas dan keandalan dan untuk
mengurangi biaya produksi.
Secara umum, sinyal yang dikirimkan oleh rangkaian yang diuji dianggap membawa
beberapa informasi yang sesuai dengan urutan n-bit yang dapat direpresentasikan sebagai
polinomial: I(x). Ini diterapkan pada input register tanda tangan, yaitu
diimplementasikan menggunakan k flip-flop dan yang dapat diwakili oleh karakteristik
polinomial G(x), dengan x
k
sebagai monomial derajat tertinggi. Setelah n shift,
urutan bit keluaran membentuk hasil bagi Q(x), dengan panjang n - k, dan keluarannya
bit dari flip-flop merupakan sisanya, R(x), dengan panjang k, yaitu:
kemudian disebut tanda tangan. Karenanya:
I(x) = Q(x)G(x) + R(x)
[3.1]
dimana derajat R(x) lebih rendah dari derajat G(x). Saat sirkuit sedang diuji
menunjukkan kesalahan, kesalahan polinomial yang sesuai, E(x), akan ditambahkan ke I(x). Di dalam
kasus ini, kami memiliki:
I(x) + E(x) = Q
* (X) G (x) + R * (x)
[3.2]
Kesalahan ini hanya dapat dideteksi jika sisa R
* (X) berbeda dari R (x). Itu harus
Perhatikan bahwa polinomial I(x) dan I(x) + E(x) memiliki sisa yang sama jika
kesalahan E(x) adalah kelipatan dari G(x). Semakin tinggi derajat polinomial G(x), maka
kecil kemungkinannya adalah bahwa kesalahan E(x) adalah kelipatan dari G(x).
Polinomial karakteristik, G(x), terkait dengan pencacah LFSR atau
register, dapat digunakan untuk menggambarkan perilaku sinyal keluaran dari yang terakhir
flip-flop. Koefisien monomial x
k
dan x 0 selalu mengambil nilai 1, sedangkan
halaman 110
98
masing-masing koefisien bukan nol lainnya terkait dengan keberadaan gerbang XOR di
jalur umpan balik yang sesuai.
N OTE .– Ada empat cara berbeda untuk merepresentasikan pencacah atau register LFSR
dengan polinomial karakteristik yang diberikan karena variabel dan koefisien dapat
ditugaskan dari kiri ke kanan atau dari kanan ke kiri.
Pada prinsipnya, BIST terdiri dari penerapan urutan bit ke input
rangkaian yang diuji untuk menganalisis respons keluaran. Urutan bit input adalah
dihasilkan oleh pencacah LFSR. Register tanda tangan diikuti oleh penganalisa tanda tangan
dapat digunakan untuk mendeteksi adanya anomali tertentu dalam urutan bit keluaran.
Gambar 3.19 menggambarkan implementasi BIST untuk rangkaian kombinasional
terdiri dari empat gerbang logika. Sinyal inisialisasi diwakili oleh Init, T/T
sinyal digunakan untuk memilih mode operasi rangkaian (BIST atau normal), dan OK
sinyal diatur ke 1 bila tidak ada kesalahan yang terdeteksi. Diagram keadaan generator sinyal
(pencacah LFSR tiga bit) diilustrasikan pada Gambar 3.20.
Daftar tanda tangan
0
x1
x2
x3
x0
C
x
1
0
EC
SX
DMUX
1
0 MUX
EB
Q
Q
D
Q
Q
D
CLR
PR
CK
Pembangkit sinyal
2
1
init
Sirkuit sedang diuji
x
1
0 MUX
1
0 MUX
EA
T/T
x3
x1
x2
Q
Q
D
CLR
0
Q
Q
D
Q
Q
D
CLR
CLR
Q
Q
D
CLR
0
1
2
oke
A
B
Gambar 3.19. Contoh BIST untuk rangkaian kombinasional

Sebuah plikasi .- The polinomial karakteristik untuk tanda tangan register ditulis
sebagai:
G(x) = x 3 + x + 1
halaman 111
Daftar Shift
99
negara
001
100
010
101
110
111
011
0
3
6
7
1
Awal
2
4
000
5
Gambar 3.20. Diagram keadaan untuk pencacah LFSR tiga bit
Urutan bit yang diterapkan secara berurutan ke input X adalah 0110010 dan sesuai
ke polinomial:
I(x)=0 · x 0 + x + x 2 + 0 · x 3 + 0 · x 4 + x 5 + 0 · x 6
=x5+x2+x
Membagi I(x) dengan G(x), kita dapat memperoleh hasil bagi, Q(x), dan sisanya R(x).
x5+
x2+x
x3+x+1
x5+x3+x2
x2+1
Kecerdasan
x3+
x
x3+
x+1
1
Sisa
Jadi, Q(x) = x 2 + 1 dan R(x)=1. Sisanya sesuai dengan tanda tangan
dalam bentuk polinomial.
Sebaliknya, jika korsleting selalu mengatur output inverter ke 1
terlepas dari bit input, A, urutan bit pada input X menjadi 0111010
polinomial yang sesuai kemudian mengambil bentuk berikut:
I(x) + E(x)=0 · x 0 + x + x 2 + x 3 + 0 · x 4 + x 5 + 0 · x 6
=x5+x3+x2+x
Pembagian I(x) + E(x) dengan G(x) dilakukan dengan cara berikut:
x5+x3+x2+x
x3+x+1
x5+x3+x2
x2
Kecerdasan
x
Sisa
halaman 112
100
Hasil bagi dapat dimasukkan ke dalam bentuk, Q
* (X) = x 2 , dan sisanya dihasilkan,
R
* (X) = x, berbeda dari R (x).
Dapat diamati bahwa pembagian dilakukan dengan menggunakan penambahan modulo 2
untuk koefisien polinomial (0+0=0, 1+0=1, 1+1=0).
Mulai dari keadaan awal Q 2 Q 1 Q 0 = 100 untuk generator dan Q 2 Q 1 Q 0 =
000 untuk register tanda tangan, urutan bit setelah setiap pulsa sinyal clock dimasukkan
pada Tabel 3.6. Setelah enam pulsa, register tanda tangan memiliki urutan 001, yang merupakan
tanda tangan untuk sirkuit tanpa kesalahan. Dan ketika rangkaian yang diuji dipengaruhi oleh
hubung singkat yang selalu mengatur output inverter ke 1, apa pun keadaannya
input A, diperoleh urutan lain, yaitu: 010.
Tanpa error
Dengan kesalahan
Generator
Daftar
Daftar
Detak
Q2
Q1
Q0
x
Q2
Q1
Q0
x
Q2
Q1
Q0
1
0
0
0
0
0
0
0
0
0
0
1
0
1
0
1
0
0
1
1
0
0
1
2
1
0
1
0
0
1
0
0
0
1
0
3
1
1
0
0
1
0
0
1
1
0
1
4
1
1
1
1
0
1
0
1
0
0
0
5
0
1
1
1
1
0
1
1
0
0
1
6
0
0
1
0
0
0
1
0
0
1
0
Tabel 3.6. Urutan bit untuk generator dan register tanda tangan
Jadi, kesalahan yang menyebabkan modifikasi pada urutan bit input dari tanda tangan
register dapat, pada pulsa sinyal clock terakhir, menghasilkan respons dengan output flip-flop
bit yang berbeda dari tanda tangan.
3.6.3.3. Register pengamat blok logika bawaan
Register pengamat blok logika bawaan (BILBO) sering digunakan untuk mengurangi
biaya perangkat keras sirkuit BIST. Ini dapat dikonfigurasi untuk beroperasi dalam mode uji atau normal
mode.
Rangkaian logika untuk register BILBO tiga bit direpresentasikan pada Gambar 3.21. Dia
memiliki SI, SO, input paralel, D i (i = 0, 1, 2), output paralel, Q i (i = 0, 1, 2),
dan input kontrol, C 1 dan C 0 . Tabel fungsi untuk register BILBO diberikan dalam
Tabel 3.7.
halaman 113
Daftar Shift
101
C
CLR
D2
0
1 MUX
CLR
D1
Q2
D0
Q1
Q0
CLR
CK
Q
Q
D
SI
Q
Q
D
JADI
PR
PR
PR
Q
Q
D
0
1
C
Gambar 3.21. Rangkaian logika register BILBO

C1
C0
Modus operasi
0
0
Shift register, input serial, output serial
0
1
generator LFSR
1
0
D sandal jepit
1
1
Daftar tanda tangan
Tabel 3.7. Tabel fungsi register BILBO
Dalam sebuah rangkaian, register BILBO yang sama dapat menghasilkan sinyal yang disimpan dalam
memori dan kemudian dapat dikonfigurasi sebagai register tanda tangan. Dan jika tidak ada kesalahan yang terdeteksi
selama fase BIST, rangkaian kontrol akan mengonfigurasi register BILBO untuk beroperasi
dalam mode biasa.
3.7. Latihan
E XERCISE 3.1.– Menerapkan register geser keluar serial lima bit serial-in.
Gambarkan diagram pewaktuan yang mengilustrasikan operasi register ini, dengan asumsi:
bahwa flip-flop awalnya diatur ke 0.
E XERCISE 3.2.- Lengkapi diagram waktu untuk modulo 6 Johnson kontra
ditunjukkan pada Gambar 3.22(a).
Bangun dan bandingkan diagram keadaan untuk penghitung yang ditunjukkan pada Gambar 3.22(a)
dan 3.23.
halaman 114
102
Q
2
Q1
Q0
Q0
Q2
Q1
(A)
(B)
CK
Q
Q
D
CLR
Q
D
CLR
Q
D
CLR
CK
0
1
2
Q
Q
Gambar 3.22. a) Penghitung Modulo 6 Johnson (sirkuit 1); b) diagram waktu
Q
Q2
Q1
Q0
Q
Q
D
CLR
Q
D
CLR
CK
0
1
Q
Q
D
CLR
2
Gambar 3.23. Penghitung Modulo 6 Johnson (sirkuit 2)

E LATIHAN 3.3.– Menggunakan register geser, penghitung, dan gerbang logika, menerapkan logika
rangkaian detektor untuk urutan 1101, dengan asumsi bahwa bit dapat atau tidak dapat tumpang tindih
antara kata-kata empat bit yang berurutan.
E XERCISE 3.4.-Pertimbangkan register geser yang ditunjukkan pada Gambar 3.24, yang merupakan
diimplementasikan menggunakan D flip-flop dan multiplexer 2:1.
3
0
CLR
1
0
Q
Q
D
CLR
0
0
1
0
1
0
1
0
1
CLR
CK
Memuat
1
2
3
L
Q
Q
D
CLR
3
2
Q
Q
D
CLR
2
1
Q
Q
D
x
Q
x
x
Q
x
Q
Q
x
Gambar 3.24. Register geser empat bit
Lengkapi tabel kebenaran fungsional yang ditunjukkan pada Tabel 3.8.
halaman 115
Daftar Shift
103
NS
3
+
0
Q
+
Q1
+
Q2
+
CK CLR
Masukan
Memuat
1
0
1
1
0
x
x
Q
Lengkapi (Q 0 , Q 1 , Q 2 dan Q 3 ) diagram waktu pada Gambar 3.25 dengan asumsi bahwa
X 3 X 2 X 1 X 0 = 0101.
CLR
0
CK
1
2
3
Memuat
L
x
Q
Q
Q
Q
Gambar 3.25. Diagram waktu (X 3 X 2 X 1 X 0 = 0101)
Gambar 3.26 menggambarkan rangkaian logika untuk jenis register geser lain yang juga
berdasarkan D flip-flop dan 2:1 multiplexer.
Lengkapi tabel kebenaran fungsional yang disajikan pada Tabel 3.9.
E LATIHAN 3.5.– Register geser universal yang ditunjukkan pada Gambar 3.27 terdiri dari D
flip-flop dan multiplexer 4:1. Selama operasi normal, reset sinkron
input diatur ke 1 dan tidak mempengaruhi output.
Lengkapi tabel kebenaran fungsional yang diberikan pada Tabel 3.10.
Lengkapi diagram waktu yang ditunjukkan pada Gambar 3.28.
halaman 116
104
0
1
CLR
2
Q
Q
D
CLR
3
L
En
0
1
0
1
0
1
0
1
2
3
Q
Q
D
CLR
0
CLR
CK
Q
Q
D
CLR
1
Q
Q
D
Q
Q
Q
Q
x
Gambar 3.26. Shift register dengan mengaktifkan sinyal

NS
3
+
0
Q
+
Q1
+
Q2
+
CK CLR
En
1
0
1
1
0
x
x
Masukan
Q
NS
1
1
0
0
Q3
+
0
Q
+
Q1
+
Q2
+
CK Setel Ulang
Masukan
1
0
0
1
0
1
1
1
1
0
x
x
x
x
1
C
C
Tabel 3.10. Tabel kebenaran fungsional
E LATIHAN 3.6.–Tentukan urutan hitungan untuk rangkaian logika yang ditunjukkan pada
Gambar 3.29 dengan asumsi keadaan awal adalah Q 2 Q 1 Q 0 = 111, dan barisan hitung
dari rangkaian yang ditunjukkan pada Gambar 3.30 untuk kasus di mana keadaan awalnya adalah
Q 2 Q 1 Q 0 = 000.
halaman 117
Daftar Shift
105
0
0
3210
3210
Q
Q
D
Q
Q
D
CLR
CLR
Q
Q
D
CLR
Q
Q
D
CLR
Mengatur ulang
1
0
R
L
3
2
1
L
0
1
R
3
2
3
2
1
0
1
0
1
2
3
3210
CK
Mengatur ulang
3210
C
x
x
x
x
x
x
x
x
Q
x
Q
Q
x
C
C
x
Q
C
Q
Q
Q
Q
x
Gambar 3.27. Rangkaian logika dan simbol untuk

register geser universal empat bit
CK
Mengatur ulang
XR
XL
X0
X1
X2
X3
Q0
Q1
Q2
Q3
C1
C0
Gambar 3.28. Diagram waktu untuk register universal

E XERCISE 3.7.- Modulo m atau m - 1 counter.
Pertimbangkan pencacah menggunakan dua flip-flop yang ditunjukkan pada Gambar 3.31(a).
halaman 118
106
D
CK
Q0
PR
PR
PR
Q2
Q1
Q
Q
D
Q
Q
D
Q
Q
Gambar 3.29. Penghitung LFSR tiga bit dengan flip-flop awalnya diatur ke 1
D
CK
Q0
Q2
Q1
CLR
CLR
CLR
Q
Q
D
Q
Q
D
Q
Q
Gambar 3.30. Counter LFSR tiga bit dengan flip-flop awalnya diatur ke 0
CK
1
2
3
4
1
2
3
4
MC = 0
CK
0
1
1
0
1
0
Q
Q
D
CLR
1
Q
Q
D
CLR
0
CLR
CK
MC
(A)
MC = 1
(B)
Q
Q
Q
Q
Q
Q
Gambar 3.31. Modulo m atau m 1 pencacah dengan dua flip-flop:
Lengkapi diagram waktu pada Gambar 3.31(b) ketika MC = 0 dan MC = 1. We
akan mengasumsikan bahwa keadaan awal adalah 0.
Tentukan nilai modulo ketika MC = 0 dan MC = 1.
halaman 119
Daftar Shift
107
Jawab pertanyaan yang sama untuk penghitung menggunakan tiga sandal jepit dan pengaturan waktu
diagram yang ditunjukkan pada Gambar 3.32.
MC = 0
Q
D
CLR
0
CLR
CK
1
(B)
1
2
CK
MC = 1
1
2
CK
2
1
0
0
2
1
3
4
5
6
0
2
1
3
4
5
6
(A)
Q
Q
D
CLR
2
MC
Q
Q
D
CLR
Q
Q
Q
Q
Q
Q
Q
Q
Q
Q
Gambar 3.32. Modulo m atau m 1 pencacah dengan tiga flip-flop:
3.8. Solusi
S OLUSI 3.1.- Lima-bit register geser.
Gambar 3.33 menggambarkan rangkaian logika dari register geser lima bit. Diagram waktu
ditunjukkan pada Gambar 3.34 dibangun dengan asumsi bahwa keadaan awal adalah 0.
CLR
Q
Q
D
CLR
Q
Q
D
CLR
Q
Q
D
CLR
Q
Q
D
CLR
Q
Q
D
1
2
3
4
CK
0
0
Q
Q
D
Q
Q
Q
Gambar 3.33. Register geser lima bit
halaman 120
108
1
0
CK
4
3
0
2
D
Q
Q
Q
Q
Q
S OLUSI 3.2.- Modulo 6 Johnson counter.
Analisis pencacah yang ditunjukkan pada Gambar 3.35(a) menghasilkan persamaan berikut:
D0=Q2,D1=Q0
dan D 2 = Q 1
negara :
0
Q1
Q2
000
100
110
101
111
Q2Q1Q0
010
Q0
Q2
Q1
Q
Q
D
CLR
Q
D
CLR
Q
D
CLR
CK
0
1
2
Q
Q
(C)
011
001
CK
1
1
0
1
0
1
1
0
0
1
1
1
0
1
0
0
0
0
0
0
0
(A)
(B)
Q
Gambar 3.35. Penghitung Modulo 6 Johnson: a) sirkuit 1; b) diagram waktu;

c) diagram keadaan
Dengan asumsi bahwa penghitung awalnya diatur ke 0, diagram waktu dapat menjadi:
direpresentasikan seperti yang ditunjukkan pada Gambar 3.35(b). Siklus hitungan terdiri dari enam yang berbeda
negara bagian. Namun, mulai dari keadaan 010, penghitung pergi ke keadaan 101, dan
dan sebaliknya. Diagram keadaan pencacah diberikan pada Gambar 3.35(c).
Halaman 121
Daftar Shift
109
negara :
2
Q1
Q0
000
100
110
111
010
101
Q2Q1Q0
(A)
011
001
(B)
Q
Q
D
CLR
Q
D
CLR
CK
0
1
Q
Q
D
CLR
2
Q
Q
Gambar 3.36. Penghitung Modulo 6 Johnson:

a) sirkuit 2; b) diagram keadaan
Untuk penghitung yang ditunjukkan pada Gambar 3.36(a), kita memiliki:
D0=Q2,D1=Q0
dan D 2 = (Q 2 + Q 0 ) · Q 1
Mulai dari keadaan awal Q 2 Q 1 Q 0 = 000, pencacah berturut-turut mengambil
menyatakan 001, 011, 111, 110, 100, dan kembali ke 000. Ketika penghitung diatur ke keadaan
101, berturut-turut pergi ke 010 dan 001. Gambar 3.36(b) menggambarkan diagram keadaan
konter. Dalam hal ini, penghitung kembali ke siklus penghitungan yang sama terlepas dari
keadaan awal.
S OLUSI 3.3.- Detector dari urutan 1101.
Rangkaian logika untuk detektor urutan 1101 dengan tumpang tindih diwakili dalam
Gambar 3.37. Bit data input, X, diterapkan ke register dengan X 3 terlebih dahulu,
urutan 1101 terdeteksi setelah tiga pulsa clock. Dengan asumsi X = X 3 X 2 X 1 X 0 ,
persamaan logika keluaran dapat berbentuk:
Y=Q2·Q1·Q0·X0
dimana Q 2 = X 3 , Q 1 = X 2 dan Q 0 = X 1 .
2
CLR
Q
Q
D
CLR
Q
Q
D
CLR
Q
Q
D
0
x
CK
1
kamu
Q
Q
Q
Gambar 3.37. Sirkuit logika untuk detektor urutan 1101 dengan tumpang tindih
Halaman 122
110
Rangkaian logika untuk detektor urutan 1101 tanpa tumpang tindih diilustrasikan pada:
Gambar 3.38. Penghitung awalnya diatur ulang ke 0 dan output Z dapat mengambil status logika
1 hanya jika Q B = Q A = 1. Setiap kata empat bit diproses secara independen.
2. penghitung bit
CLR
CLR
CLR
Q
Q
D
CLR
Q
Q
D
CLR
Q
Q
D
J
Q
Q
K
J
0
x
CK
1
2
Z
QA
kamu
QB
1
CK
Q
Q
K
Q
Q
Q
Gambar 3.38. Sirkuit logika dari urutan 1101

detektor tanpa tumpang tindih
S OLUSI 3.4.- Pergeseran mendaftar.
Analisis rangkaian logika register geser memberikan logika berikut:
persamaan:
Q+
0
= D 0 = X L · Beban + X 0 · Beban
[3.3]
dan:
Q+
Saya
= D i = Q i−1 · Beban + X i · Beban,
saya = 1, 2, 3
[3.4]
Tabel 3.11 memberikan tabel kebenaran fungsional untuk register geser.
Diagram waktu dari register geser direpresentasikan pada Gambar 3.39, untuk kasus
dimana X 3 X 2 X 1 X 0 = 0101.
Dalam hal ini, persamaan logika untuk register geser ditulis sebagai berikut:
Q+
0
= D 0 = X L · En + Q 0 · En
[3.5]
dan:
Q+
Saya
= D i = Q i−1 · En + Q i · En,
saya = 1, 2, 3
[3.6]
halaman 123
Daftar Shift
111
Masukan
3
+
0
Q
+
Q
1
+
Q
2
+
0
1
1
Mengatur ulang
Pergeseran kiri
Memuat
NS
Q
0
1
2
L
3
0
1
2
CK CLR
Memuat
0
x
x
0
0
0
0
1
x
x
Q
x
Q
x
x
Q
Tabel 3.11. Tabel kebenaran fungsional (NS: status berikutnya)
Memuat
L
CK
CLR
0
1
2
3
Q
Q
x
Q
Q
Gambar 3.39. Diagram waktu dari register geser
Tabel kebenaran fungsional dapat, dengan demikian, direpresentasikan seperti yang ditunjukkan pada Tabel 3.12.
S OLUSI 3.5.- Empat-bit pergeseran yang universal mendaftar.
Dengan menganalisis rangkaian logika register geser, kita dapat memperoleh yang berikut:
persamaan logika:
Q+
0
=D0=C1·C0·X0+C1·C0·Q1+C1·C0·XL+C1·C0·Q0
[3.7]
halaman 124
112
Q+
Saya
= D i = C 1 · C 0 · X i + C 1 · C 0 · Q i+1 + C 1 · C 0 · Q i−1 + C 1 · C 0 · Q i
[3.8]
Q+
3
=D3=C1·C0·X3+C1·C0·XR+C1·C0·Q2+C1·C0·Q3
[3.9]
dimana i = 1, 2.
Mengatur ulang
Q
3
+
0
Q
+
Q
1
+
Q
2
+
Q
2
Q
1
0
Q
Q
2
Q
1
0
Q
L
CK CLR
En
1
0
1
1
0
x
x
0
0
0
0
Q
3
Pergeseran kiri
Memegang
NS
Masukan
x
Tabel 3.13 memberikan tabel kebenaran fungsional dari register universal.
Memegang
1
1
1
0
x
x
x
x
0
0
0
0
Pergeseran kanan
Mengatur ulang
Pergeseran kiri
Memuat
NS
0
Q
3
+
0
Q+
Q
1
+
Q
2
+
3
0
1
2
0
1
2
L
Q
1
Q
2
3
R
3
0
1
2
1
1
0
CK Setel Ulang
Masukan
1
0
0
1
0
1
1
x
x
x
Q
x
Q
x
Q
C
Q
x
Q
Q
Q
Q
C
Tabel kebenaran fungsional membantu melengkapi diagram waktu dari universal
mendaftar, seperti yang ditunjukkan pada Gambar 3.40.
halaman 125
Daftar Shift
113
CK
Mengatur ulang
XR
XL
X0
X1
X2
X3
Q0
Q1
Q2
Q3
C1
C0
Gambar 3.40. Diagram waktu dari register universal

S OLUSI 3.6.- Tiga-bit linear-umpan balik register geser.
Flip-flop dari pencacah pertama beroperasi sesuai dengan karakteristik berikut:
persamaan:
Q+
0
=D0=Q1
[3.10]
Q+
1
=D1=Q2
[3.11]
Q+
2
=D2=Q2Q0
[3.12]
Tabel 3.14 memberikan tabel transisi pencacah. Ketika penghitung diatur ulang (atau
Q 2 Q 1 Q 0 = 000), tetap dalam keadaan yang sama. Jadi, keadaan Q 2 Q 1 Q 0 = 000 adalah
bukan bagian dari siklus hitungan berikut: 111 → 011 → 101 → 010 → 001 → 100 →
110 → 111.
Siklus hitungan terdiri dari tujuh keadaan yang berbeda dan modulo penghitung adalah,
jadi, sama dengan 7.
Persamaan karakteristik untuk flip-flop dari pencacah kedua diberikan sebagai:
berikut:
Q+
0
=D0=Q1
[3.13]
Q+
1
=D1=Q2
[3.14]
Q+
2
= D 2 = (Q 2 + Q 1 ) Q 1 Q 0 = (Q 2 + Q 1 ) Q 0
[3.15]
halaman 126
114
EA
Masukan
ES
Q2
Q1
Q0
D2
D1
D0
Q
+
2
Q
+
1
Q
+
0
1
1
1
0
1
1
0
1
1
0
1
1
1
0
1
1
0
1
1
0
1
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
1
0
0
1
0
0
1
0
0
1
1
0
1
1
0
1
1
0
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
Tabel 3.14. Tabel transisi (PS, status sekarang, NS, status berikutnya)
PS
Masukan
NS
Q2
Q1
Q0
D2
D1
D0
Q
+
2
Q
+
1
Q
+
0
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
1
0
1
1
0
1
1
0
1
1
1
0
1
1
0
1
1
0
1
1
1
1
1
1
1
1
1
0
1
1
0
1
1
0
1
1
0
0
1
0
0
1
0
0
1
0
0
0
0
0
0
Tabel 3.15. Tabel transisi (PS, status sekarang; NS, status berikutnya)
Tabel transisi pencacah diberikan pada Tabel 3.15.
Diawali dengan keadaan awal Q 2 Q 1 Q 0 = 000, urutan hitungannya adalah sebagai berikut:
000 → 100 → 010 → 101 → 110 → 111 → 011 → 001 → 000.
Siklus hitungan terdiri dari delapan keadaan yang berbeda dan modulo penghitung adalah,
jadi, sama dengan 8.
S OLUSI 3.7.- Modulo m atau m - 1 counter.
Berdasarkan rangkaian logika yang ditunjukkan pada Gambar 3.41(a), kita dapat memperoleh yang berikut:
persamaan logika:
D 0 = Q 1 · Q 0 · MC = Q 1 + Q 0 · MC
[3.16]
D1=Q0
[3.17]
Gambar 3.41(b) menunjukkan diagram pewaktuan pencacah. Modulo penghitung adalah
sama dengan 4, ketika MC = 0, atau 3, ketika MC = 1.
halaman 127
Daftar Shift
115
(A)
1
D
CLR
1
Q
Q
D
CLR
0
CLR
CK
MC
0
1
0
0
1
MC = 0
MC = 1
1
0
1
1
0
1
0
1
(B)
1
0
1
1
0
1
0
0
1
2
3
4
1
2
3
4
CK
CK
Q
Q
Q
Q
Q
Q
Q
Q
Gambar 3.41. Modulo m atau m 1 pencacah menggunakan dua flip-flop:
Untuk rangkaian logika yang ditunjukkan pada Gambar 3.42(a), input dari flip-flop adalah:
dicirikan oleh persamaan logika berikut:
D 0 = Q 2 · Q 1 · MC = Q 2 + Q 1 · MC
[3.18]
D1=Q0
[3.19]
D2=Q1
[3.20]
Gambar 3.42(b) menyajikan diagram waktu untuk pencacah. Modulo penghitung adalah
sama dengan 6, ketika MC = 0, atau 5, ketika MC = 1.
0
0
1
1
1
1
0
1
1
1
1
0
0
1
1
0
2
1
0
0
2
1
3
4
5
6
0
2
1
3
4
5
6
0
0
0
1
1
1
1
0
1
1
1
1
0
0
1
0
0
0
(A)
Q
Q
D
CLR
2
MC
Q
Q
D
CLR
Q
Q
D
CLR
0
CLR
CK
1
(B)
1
2
CK
MC=1
1
2
CK
MC = 0
0
0
Q
Q
Q
Q
Q
Q
Q
Q
Q
Gambar 3.42. Modulo m atau m 1 pencacah menggunakan tiga flip-flop:
halaman 128
halaman 129
4
Rangkaian Aritmatika dan Logika
4.1. pengantar
Sirkuit aritmatika sangat penting dalam implementasi mikroprosesor dan
sirkuit untuk pemrosesan sinyal digital.
Sebagai kompleksitas dari pendekatan langsung (buat tabel kebenaran dan kemudian turunkan
dan menyederhanakan persamaan logika keluaran) meningkat dengan peningkatan ukuran data,
pendekatan modular sering dipilih untuk mengimplementasikan rangkaian aritmatika. digital yang diberikan
sirkuit demikian diimplementasikan dengan merakit modul yang dirancang untuk angka dengan
panjang kata kecil.
Meskipun peningkatan jumlah operasi aritmatika yang menjadi rutin,
kebanyakan mikroprosesor hanya berisi sirkuit untuk operasi dasar, seperti penambah (atau
musim panas), pembanding, pengali dan pembagi. Selain rangkaian aritmatika, ada
juga merupakan kebutuhan untuk sirkuit yang dapat melakukan operasi bitwise logika dan shift. Satu dari
komponen utama mikroprosesor, oleh karena itu, adalah unit aritmatika dan logika
(ALU), yang membungkus semua sirkuit yang diperlukan untuk melakukan operasi pada digital
data.
4.2. penambah
Adder digunakan untuk melakukan sejumlah besar operasi digital. Meskipun
kesederhanaan nyata dari operasi penambahan, ada beberapa pendekatan untuk merancang
penambah.
4.2.1. Setengah penambah
Half Adder (HA) adalah rangkaian yang menghasilkan jumlah, S, dan carry, C, yang dihasilkan
dari penambahan dua angka 1-bit, A dan B.
halaman 130
118
Contoh penjumlahan sederhana, A + B, diberikan pada Gambar 4.1. tabel kebenaran
ditunjukkan pada Tabel 4.1 dibangun dengan mempertimbangkan bit C dan S menjadi MSB dan
LSB dalam representasi 2-bit dari hasil penjumlahan. Persamaan logika untuk keduanya
keluaran diberikan oleh:
S=A·B+A·B=AB
[4.1]
C=A·B
[4.2]
Membawa
CS
+B
A
Jumlah
Gambar 4.1. Contoh penjumlahan sederhana. Untuk versi warna
A
B
S
C
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
Tabel 4.1. Tabel kebenaran untuk setengah penambah
Sirkuit dan simbol HA diberikan pada Gambar 4.2(a) dan 4.2(b),
masing-masing.
A
C
B
A
S
HA
(A)
B
S
C
(B)
Gambar 4.2. Penambah setengah: a) rangkaian logika; b) simbol
halaman 131
119
4.2.2. penambah penuh
Sebuah penambah penuh (FA) adalah sirkuit yang menghasilkan jumlah, S, dan carry-out C 0
dihasilkan dari penambahan dua angka 1-bit, A dan B, dan 1-bit carry-in C i .
+
S
C i+1
A
C saya
Membawa
Jumlah
Membawa
B
Gambar 4.3. Contoh penambahan. Untuk versi warna dari gambar,
lihat www.iste.co.uk/ndjountche/electronics2.zip
Kerja FA didasarkan pada operasi aritmatika yang diberikan pada Gambar 4.3. NS
tabel kebenaran dibangun seperti yang ditunjukkan pada Tabel 4.2. Persamaan logika keluaran tidak dapat
disederhanakan dan oleh karena itu ditulis sebagai berikut:
S=A·B·Ci+A·B·Ci+A·B·Ci+A·B·Ci
[4.3]
= (A · B + A · B) · C i + (A · B + A · B) · C i
[4.4]
= (A B) C i
C i+1 = A · B · C i + A · B · C i + A · B · C i + A · B · C i
[4.5]
= A · B + (A · B + A · B) · C i
= A · B + (A B) · C i
[4.6]
A
B
C saya
S
C i+1
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
Tabel 4.2. Tabel kebenaran dari penambah penuh
halaman 132
120
Saya
A
B
S
C
C i+1
(B)
(A)
FA
A
B
S
C i+1
Saya
C
Gambar 4.4. Penambah penuh: a) rangkaian logika; b) simbol

FA dapat diimplementasikan menggunakan dua HA dan gerbang OR, seperti yang ditunjukkan pada
Gambar 4.4(a). Simbol FA ditunjukkan pada Gambar 4.4(b).
penambah 4abit
Saya
A
B
A
B
A
B
A
B
S
4
4
4
A
B
C2
(C)
1111
0001
+
111
A
B
10000
0
4
C
Saya
C
S
FA
S
S3
3
3
A
B
(A)
FA
S
S2
2
2
A
B
C
C4
FA
S
S1
1
1
A
B
C
C1
FA
S
S0
0
0
A
B
C i+1
C saya
0
(B)
C i+4
C
C3
C saya
saya+1
C saya
saya+1
C saya
saya+1
C
Gambar 4.5. Penambah pembawa riak empat bit: a) rangkaian logika; b) simbol;
c) contoh penjumlahan dengan ripple-carry. Untuk versi warna dari gambar,
4.2.3. Penambah pembawa riak
Sebuah penambah riak-carry diimplementasikan dengan menggunakan tahap FA untuk setiap bit dan
menghubungkan pelaksanaan tahap tertentu ke pelaksanaan tahap berikutnya, seperti yang ditunjukkan pada
Gambar 4.5(a) untuk angka 4-bit. FA yang menyediakan LSB dari jumlah dan yang
carry-in diatur ke 0 dapat diganti dengan HA. Gambar 4.5(b) menunjukkan simbol a
penambah pembawa riak. Contoh penambahan dengan ripple-carry diilustrasikan pada
Gambar 4.5(c).
halaman 133
121
Pengurangan dapat dilakukan dengan menyatakan pengurangan (atau angka menjadi
dikurangi) dengan tanda negatif dalam representasi komplemen dua dan kemudian
melakukan operasi penambahan tanpa memperhitungkan pelaksanaan terakhir. NS
rangkaian logika dan simbol penambah yang dikonfigurasi untuk pengurangan diberikan dalam
Gambar 4.6(a) dan 4.6(b). Contoh operasi pengurangan diilustrasikan pada
Gambar 4.6(c).
4bit
saya+4
C4
S
4
4
4
A
B
Bawaan terakhir
9
12
A
1100
0111
+
1
3
0011
1
(C)
A
B
tidak diperhitungkan.
Saya
C
S0
0
0
A
B
1
S1
1
1
A
B
S3
3
3
A
B
(A)
2
2
A
B
FA
S
C i+1
C saya
C4
FA
S
C i+1
C saya
FA
S
C i+1
C saya
S2
C saya
(B)
FA
S
C i+1
C saya
A
B
A
B
A
B
A
B
pengurang
C
Gambar 4.6. Penambah pembawa riak empat bit yang dikonfigurasi untuk pengurangan:
a) rangkaian logika; b) simbol; c) contoh
Gambar 4.7 menggambarkan penambah/pengurang riak pembawa 4-bit. Setiap gerbang XOR beroperasi
sebagai inverter yang dapat diprogram yang outputnya dapat mengambil status atau logika
komplemen dari variabel masukan.
saya+1
1
2
3
0
1
2
3
0
1
2
3
C saya
C saya
C saya
C saya
S
A
B
C
S
B
A
S
B
A
S
B
A
C4
A
B
FA
S
C i+1
A
B
FA
S
C i+1
A
B
FA
S
C i+1
A
B
FA
S
C
0
Gambar 4.7. Penambah/pengurang pembawa riak empat bit

(C = 0: penambah; C = 1: pengurangan)
halaman 134
122
Adder pembawa riak 4-bit terdiri dari empat FA yang dapat menunjukkan pengaturan waktu secara tunggal
parameter didefinisikan sebagai berikut:
– i , penundaan propagasi A, B → C i+1 ;
– c , penundaan propagasi C i → C i+1 ;
– s , penundaan propagasi C i → S.
Jalur kritis untuk penambah pembawa riak sesuai dengan jalur propagasi
membawa. Carry pertama dibangkitkan dengan delay propagasi i . Bawaannya kemudian
disebarkan dari satu FA ke FA lainnya dengan penundaan propagasi c , dan FA terakhir dapat,
tergantung pada input data, baik menghasilkan carry-out atau tidak. Penundaan propagasi
demikian diberikan oleh:
= i + 2т c + maks(т c ,т s )
[4.7]
Dengan asumsi bahwa penundaan yang diperkenalkan oleh gerbang XOR , XOR , lebih unggul dari
delay propagasi dari gerbang AND , AND , dan OR, OR , kita memiliki 1 :
= XOR + 3(т AND + OR ) + max(т XOR ,т AND + OR )
[4.8]
Penundaan propagasi untuk penambah pembawa riak meningkat dengan peningkatan
jumlah bit data input dan dapat membatasi kecepatan operasi. Satu solusi
yang dapat digunakan untuk mengurangi delay propagasi adalah dengan menggunakan carry-lookahead adder.
4.2.4. Penambah carry-lookahead
Dalam carry-lookahead adder, carry-out dari setiap tahap dihitung secara independen.
Analisis adder carry-lookahead 4-bit yang ditunjukkan pada Gambar 4.8 memberikan:
gi=Ai·Bi
[4.9]
pi=AiBi
[4.10]
dan:
C i+1 = g i + p i · C i
[4.11]
1 Untuk n-bit ripple-carry adder penundaan propagasi dalam bentuk:
= XOR + (n 1)(τAND + OR) + max(τXOR,τAND + OR)
halaman 135
123
CLG
C
S3
hal
C2
S2
P
2
G
2
C1
S1
P
1
G
1
S0
P
0
G
0
2
A
2
B
3
A
3
B
1
A
1
B
0
A
0
B
G
Saya
P
Saya
C saya
S saya
Saya
B
Saya
A
C0
C4
P
G
C0
C3
C2
C1
C4
G
P
P
0
P
1
G
0
G
1
P
2
G
G
2
P
3
3
3
3
3
Gambar 4.8. Adder carry-lookahead empat-bit

Setelah substitusi berturut-turut, kita dapat memperoleh:
C1=g0+p0·C0
[4.12]
C2=g1+p1·C1
=g1+g0·p1+p0·p1·C0
[4.13]
C3=g2+p2·C2
=g2+g1·p2+g0·p1·p2+p0·p1·p2·C0
[4.14]
C4=g3+p3·C3
=g3+g2·p3+g1·p2·p3+g0·p1·p2·p3+p0·p1·p2·p3·C0
[4.15]
Keluaran G dan P, yang dihasilkan oleh generator carry-lookahead, digunakan untuk:
menentukan apakah pasangan bit yang diberikan akan menghasilkan carry atau menyebarkan carry:
P=p0·p1·p2·p3
[4.16]
G=g3+g2·p3+g1·p3·p2+g0p3·p2·p1
[4.17]
halaman 136
124
Penundaan propagasi (jalur A 0 S 3 ) dalam 4-bit carry-lookahead adder adalah:
= 2τ XOR + DAN + ATAU
[4.18]
Untuk memfasilitasi desain penambah n-bit, penambah carry-lookahead memiliki dua output:
P dan G:
P menunjukkan propagasi nilai carry-in oleh modul (C i );
G menunjukkan pembangkitan carry-out (C i+1 = 1) oleh modul, terlepas
dari nilai barang bawaan.
Karenanya:
C i+1 = G + P · C i
[4.19]
P=
{
1
jika X + Y = 2
n1
0
sebaliknya
[4.20]
G=
{
1
jika X + Y 2
n
0
sebaliknya
[4.21]
P=
n−1
Π
saya=0
p saya
[4.22]
G = g n−1 + g n−2 p n−1 + g n−3 p n−1 p n−2 + ··· + g 0 p n−1 p n−2 ...p 1
[4.23]
Dengan bertambahnya jumlah bit data input, struktur carry-lookahead
penambah menjadi lebih kompleks. Dalam hal ini, pertukaran yang lebih baik antara perangkat keras
biaya dan kecepatan operasi dapat dicapai dengan menggunakan pendekatan lain seperti:
carry-select adder atau carry-skip adder.
4.2.5. Carry-pilih adder
Prinsip kerja dari carry-select adder adalah melakukan perhitungan yang sama
secara paralel: satu dengan carry-in diatur ke 0 dan yang lainnya dengan carry-in diatur ke 1. The
hasil yang benar kemudian dipilih ketika nilai yang tepat dari barang bawaan tersedia.
Dengan demikian, carry select adder terdiri dari beberapa bagian dengan ukuran yang identik atau berbeda
halaman 137
125
dan setiap bagian, dengan pengecualian yang terkait dengan bit paling tidak signifikan,
membawa dua tambahan secara paralel.
Gambar 4.9 menggambarkan rangkaian logika dari 4-bit carry-select adder. Dua sirkuit adalah
digunakan untuk melakukan penambahan yang melibatkan dua bit paling signifikan dan seleksi
hasil tergantung pada keadaan logika carry, yang dihasilkan oleh penambah
dari dua bit paling tidak signifikan dan diterapkan ke multiplexer. Sirkuit yang
menentukan carry, C 4 , yang terdiri dari gerbang OR dan gerbang AND, dapat menjadi
digantikan oleh multiplexer 2:1 yang sinyal seleksinya adalah carry C 2 .
S
A
2
A
3
A
3
B
2
B
C4
S2
3
B
2
A
2
B
C saya
1
C2
A1
A0
0
B
1
B
S1
S0
C i+1
A
FA
C i+1
FA
C saya
C i+1
C saya
A
B
A
B
S
S
0
0
1
0
1
S3
C saya
B
FA
C i+1
A
B
S
FA
S
FA
C i+1
FA
C saya
C i+1
C saya
A
B
A
B
S
3
Gambar 4.9. Adder pilih-bawa empat-bit

4.2.6. Carry-skip adder
Pendekatan lain yang dapat digunakan untuk mempercepat propagasi carry
terdiri dari penggunaan carry-skip adder. Ini dapat diimplementasikan menggunakan penambah berurutan
kelompok ukuran identik atau variabel. Penambahan jalur propagasi memungkinkan
carry untuk melewati sekelompok k - l FA yang sinyal propagasinya, P k:l , berada pada keadaan logika
1. FA dengan sinyal propagasi, P, direpresentasikan pada Gambar 4.10. Gambar 4.11
menggambarkan sel carry-skip adder. Ekspresi untuk sinyal propagasi untuk sel
memiliki antara dua sampai empat bit diberikan pada Tabel 4.3, di mana P i = X i + Y i
(i = 0, 1, 2, 3), dan data input diwakili oleh X i dan Y i .
Rangkaian logika untuk carry-skip adder 8-bit ditunjukkan pada Gambar 4.12. Dia
terdiri dari empat grup identik, yang masing-masing melakukan penambahan dua bit. Di dalam
umum, ukuran optimal setiap kelompok ditentukan berdasarkan jumlah input
bit data.
halaman 138
126
saya+1
A
B
S
C
(A)
P
C saya
A
B
FA
P
S
C i+1
C saya
(B)
Gambar 4.10. penambah penuh
(kl) bit CSAC
P k: l
C saya
saya+(kl)
C
A
B
A
B
A
B
A
B
A
B
k
k
k+1
k+1
k+2
k+2
aku
aku
A
B
FA
P
S
C i+1
C saya
k
k
Pk
Sk
C i+(kl)
Sk
S k+1
S k+2
Sl
C saya
A
B
k+1
k+1
Pk+1
S k+1
A
B
FA
P
S
C i+1
C saya
A
B
A
B
FA
P
S
C i+1
C saya
k+2
k+2
Pk+2
S k+2
aku
A
aku
B
A
B
FA
P
S
C i+1
C saya
Pl
Sl
Gambar 4.11. Sel penambah carry-lewati

sel 2-bit
P 1:0 = P 1 · P 0
Sel 3 bit
P 2:0 = P 2 · P 1 · P 0
sel 4-bit
P 3:0 = P 3 · P 2 · P 1 · P 0
Tabel 4.3. Ekspresi sinyal propagasi untuk sel
memiliki dari dua hingga empat bit
halaman 139
127
2 bit CSAC
S2
S3
S4
S5
S0
S1
S0
S1
S0
S1
S0
S1
S6
S7
S0
S1
C8
C i+2
C saya
C saya
C saya
C saya
C i+2
C saya
C i+2
C saya
8
8
B
A
8
C8
A
B
A
B
A
A
1
A
1
B
0
A
0
B
B
B
A
B
A
B
3
3
2
2
5
4
4
5
1
1
0
0
1
A
1
B
0
A
0
B
1
A
1
B
0
A
0
B
A
B
A
B
1
A
1
B
0
A
0
B
7
7
6
6
C i+2
S
penambah 8 bit
2 bit CSAC
2 bit CSAC
2 bit CSAC
Gambar 4.12. Adder carry-skip delapan-bit

4.3. pembanding
Komparator digital adalah rangkaian logika yang membandingkan dua bilangan biner. NS
pembanding dapat digunakan untuk menentukan apakah bilangan yang diberikan lebih kecil dari, sama dengan
atau lebih besar dari angka lain.
Komparator 1-bit memiliki dua input (A, B) dan tiga output (O AB ). Tabel 4.4 memberikan tabel kebenaran yang menggambarkan operasi komparator. NS
persamaan logika keluaran dapat ditulis sebagai:
O A>B = A · B
[4.24]
O A=B = A · B + A · B = (A B) = A B
[4.25]
O AB
O A=B
O AB
B
A
B
A
O A=B
O A>B
O AB ) dapat ditambahkan ke komparator 1-bit untuk mengaktifkan
koneksi kaskade dari beberapa sirkuit dengan tipe yang sama. tabel kebenaran dari
cascadable 1-bit comparator diberikan pada Tabel 4.14. Peta Karnaugh terkait
dengan masing-masing output direpresentasikan pada Gambar 4.15. Ekspresi logika keluaran adalah
difaktorkan alih-alih disederhanakan, sehingga gerbang logika XOR melakukan
Fungsi A B dapat dibagi oleh output. Dengan demikian:
O A>B = (A + B) · I A>B + A · B
[4.27]
= (A B) · I A>B + A · B
[4.28]
O A=B = (A B) · I A=B
[4.29]
O AB
O A=B
O AB
saya A=B
saya AB
saya A=B
saya A<B
Gambar 4.14. Tabel kebenaran dari komparator 1-bit cascadable
Komparator n-bit yang ditunjukkan pada Gambar 4.17 diimplementasikan dengan cascading 1-bit
pembanding. Perbandingan dilakukan secara iteratif dimulai dengan
bit paling signifikan dari data input. Status logika 1 untuk output, O A>B atau
O A<B , yang dihasilkan oleh suatu tahap tertentu disebarkan ke tahap-tahap berikut sementara jika
output O A=B dari tahap yang diberikan diatur ke 1, operasi perbandingan yang sama diulangi
di tahap berikutnya.
halaman 141
129
(C)
Saya
saya A=B
saya AB
Saya
0
0
0
0
1
0
1
0
1
0
0
0
1
1
1
0
0
0
1
0
1
0
1
1
AB
00
01
11
10
A
0
B
1
AB
00
01
11
10
A
0
B
1
AB
00
01
11
10
A
0
B
1
(B)
(A)
A>B
Gambar 4.15. Peta Karnaugh: a) O A>B ; b) O A=B ; c.O A<B . Untuk sebuah warna
versi gambar, lihat www.iste.co.uk/ndjountche/electronics2.zip
Rangkaian logika dan simbol untuk cascadable 1-bit comparator diberikan dalam
Gambar 4.16(a) dan 4.16(b), masing-masing.
1 bit
A=B
saya A=B
O A>B
A>B
Saya
O AB
Saya
saya A=B
saya AB
O A=B
O AB
Saya
saya A=B
saya AB
Saya
saya A=B
saya AB
O A=B
O AB
Saya
saya A=B
saya AB
O A=B
O AB
Sebuah na1
B
A
A=B
AB
Sebuah na2
A0
B0
B
A
B
A
pembanding
1 bit
pembanding
1 bit
pembanding
B
Gambar 4.17. Struktur komparator n-bit
4.4. Aritmatika dan unit logika
ALU adalah komponen mikroprosesor yang melakukan aritmatika, logika
dan operasi perbandingan. Selain input data dan output untuk hasilnya,
ia memiliki input yang digunakan untuk memilih operasi yang diinginkan.
halaman 142
130
ALU dapat dirancang secara hierarkis, seperti yang diilustrasikan pada Gambar 4.18,
dimana A = A 3 A 2 A 1 A 0 , B = B 3 B 2 B 1 B 0 dan F = F 3 F 2 F 1 F 0 . ALU
diimplementasikan dengan menghubungkan rangkaian logika yang sesuai (fungsi AND dan OR
generator) ke input penambah yang operasinya diatur oleh sinyal kontrol.
Data input dengan demikian dikodekan tergantung pada operasi yang akan dijalankan sebelum
diterapkan pada penambah. Generator fungsi AND dan OR dapat diimplementasikan seperti yang ditunjukkan
pada Gambar 4.19. Outputnya, untuk bit input dengan indeks yang sama, A k dan B k (k =
0, 1, 2, 3), dicirikan oleh persamaan berikut:
F DAN = A k + B k · S 1 + B k · S 0
=Ak·Bk·S1+Ak·Bk·S0+Ak·S1·S0
[4.32]
dan
F ATAU = A k · B k · S 3 + A k · B k · S 2
=Ak+Bk·S2+Bk·S3+S2·S3
[4.33]
dimana input seleksi diwakili oleh S 0 , S 1 , S 2 dan S 3 . Tabel 4.5 dan 4.6
berikan tabel fungsi dari generator fungsi AND dan OR, masing-masing.
Generator
M
4
C saya
P
G
4
4
2
S
0
S
1
S
3
S
F
B
A
saya+4
C
penambah 4abit
fungsi ATAU
Generator
fungsi DAN
Gambar 4.18. Diagram yang mengilustrasikan prinsip operasi 4-bit
Aritmatika dan unit logika
ALU (sirkuit terintegrasi 74HC181) yang ditunjukkan pada Gambar 4.20 dirancang untuk 4-bit
data. Ini memiliki input pilih, S 0 , S 1 , S 2 dan S 3 , dan input kontrol M. Dapat melakukan
halaman 143
131
semua enam belas operasi logika yang mungkin dengan dua variabel atau enam belas aritmatika yang berbeda
operasi pada data input aktif tinggi atau aktif rendah, seperti yang ditunjukkan pada Gambar 4.7 dan 4.8.
Generator
S
0
S
k
A
fungsi DAN
1
F DAN
0
S
1
S
F ATAU
2
S
3
S
3
S
k
A
2
S
k
A
k
B
k
B
k
B
k
A
k
B
F DAN
(A)
(B)
F ATAU
fungsi ATAU
Generator
Gambar 4.19. a) ATAU generator fungsi; b) DAN generator fungsi
S1
S0
F DAN
0
0
sebuah k
0
1
Ak·Bk
1
0
Ak·Bk
1
1
0
Tabel 4.5. Tabel fungsi generator F AND
S3
S2
F ATAU
0
0
1
0
1
Ak+Bk
1
0
Ak+Bk
1
1
sebuah k
Tabel 4.6. Tabel fungsi generator F OR
Fungsi dapat dibangkitkan menggunakan salah satu operator logika NOT, AND,
NAND, OR, NOR, XOR dan XNOR atau menggunakan operasi seperti penambahan, pengurangan,
penambahan, pengurangan, perkalian dua, transfer data dan perbandingan
dua angka. Untuk menjalankan operasi logika, semua internal carry harus
dinonaktifkan dengan mengatur input kontrol, M, ke 1, sedangkan untuk operasi aritmatika,
pembawa diaktifkan dengan mengatur ulang input kontrol, M, ke 0.
Karena ALU didasarkan pada carry-lookahead adder, ALU dapat menyediakan carry-out C i+4
atau sinyal untuk propagasi (P) dan pembangkitan (G) carry, yang tidak
halaman 144
132
dipengaruhi oleh barang bawaan, C i . Untuk memproses data yang lebih besar dari empat bit perlu:
kaskade beberapa ALU dengan menghubungkan carry-out dan carry-in atau dengan menggunakan P dan G
sinyal dalam hubungannya dengan generator carry-lookahead ketika operasi kecepatan tinggi
diinginkan.
C
B
3
A
3
B
G
1
S
0
S
2
S
3
S
A=B
saya+4
P
F3
F2
F0
F1
Saya
C
M
0
A
0
B
1
A
1
B
2
A
2
Gambar 4.20. Unit aritmatika dan logika empat bit

Representasi komplemen dua digunakan untuk melakukan operasi aritmatika. NS
tabel fungsi mencantumkan operasi aritmatika yang dieksekusi dengan atau tanpa
bawaan C i . Carry-in diperhitungkan dengan menambahkan 1 ke hasil. Dengan cara ini,
untuk kode pilih S 3 S 2 S 1 S 0 = 0110, operasi yang dilakukan adalah A - B, jika
ada carry-in, selain itu A - B - 1. Pengurangan dijalankan seperti penambahan
dengan komplemen 1 dari angka yang akan dikurangi, yang ditambah 1, dan
pelaksanaan, jika ada, harus diabaikan.
Output A = B mengambil status logika 1 ketika semua output dari F 3 ke F 0 berada pada
state 1 dan digunakan untuk menunjukkan ekivalensi logika dari empat bit keluaran ketika
ALU beroperasi sebagai subtraktor dengan C i = 1. Ini disuplai oleh gerbang pembuangan terbuka yang
output dapat disambungkan dengan output lain dari jenis gerbang yang sama untuk memungkinkan a
perbandingan data yang lebih besar dari empat bit. Ini membutuhkan resistansi polarisasi eksternal
untuk mengambil tingkat logika yang tinggi.
halaman 145
133
Pilih
Data aktif-rendah
masukan
M=1
M =0: Operasi aritmatika
Logika
Ci=0
Ci=1
S3
S2
S1
S0
fungsi
(tanpa membawa)
(dengan membawa)
0000F=A
F=A1
F=A
0001F=A·B
F=A·B1
F=A·B
0 0 1 0 F = A + BF = A · B 1
F=A·B
0011F=1
F=1
F=0
0 1 0 0 F = A + BF = A plus (A + B)
F = A plus (A + B) plus 1
0101F=B
F = A · B plus (A + B) F = A · B plus (A + B) plus 1
0 1 1 0 F = A BF = A B 1
F=AB
0 1 1 1 F = A + BF = A + B
F = (A + B) ditambah 1
1000F=A·B
F = A plus (A + B)
F = A plus (A + B) plus 1
1 0 0 1 F = A BF = A ditambah B
F = A ditambah B ditambah 1
1010F=B
F = A · B plus (A + B) F = A · B plus (A + B) plus 1
1 0 1 1 F = A + BF = A + B
1100F=0
F = A ditambah A
F = A ditambah A ditambah 1
1101F=A·B
F = A · B ditambah A
F = A · B ditambah A ditambah 1
1110F=A·B
F = A · B ditambah A
F = A · B ditambah A ditambah 1
1111F=A
F=A
F = A ditambah 1
Tabel 4.7. Tabel fungsi untuk unit aritmatika dan logika 4-bit
Ketika ALU beroperasi sebagai subtraktor (atau dengan kode pilih S 3 S 2 S 1 S 0 =
0110), tingkat logika pelaksanaan, C i+4 , juga dapat digunakan untuk membuat perbandingan
antara data masukan. Hasil yang mungkin diberikan pada Tabel 4.9.
Bit flag status, yang diasosiasikan dengan ALU, memberikan informasi tentang
sifat hasil yang terkait dengan manipulasi data dengan panjang kata yang terbatas.
Gambar 4.21 menggambarkan ALU 4-bit dengan bit flag status. Input dan output dapat
didefinisikan sebagai berikut:
– masukan:
A dan B adalah dua angka 4-bit (A = A 3 A 2 A 1 A 0 dan B = B 3 B 2 B 1 B 0 ),
S adalah kode pilih 4-bit (S = S 3 S 2 S 1 S 0 ),
M adalah bit kontrol,
C i 10, 1l;
halaman 146
134
– keluaran:
F adalah angka 4-bit (F = F 3 F 2 F 1 F 0 ),
Bit N =
(
1 jika F < 0
0 sebaliknya
Bit Z =
(
1 jika F = 0
0 sebaliknya
Bit V =
(
1 jika ada overflow (−8 R 7)
0 sebaliknya.
Pilih
Data tinggi aktif
masukan
M=1
M =0: Operasi aritmatika
Logika
Ci=1
Ci=0
S3
S2
S1
S0
fungsi
(tanpa membawa)
(dengan membawa)
0000F=A
F=A
F = A ditambah 1
0 0 0 1 F = A + BF = A + B
0010F=A·B
F=A+B
0011F=0
F=1
F=0
0100F=A·B
F = A plus (A · B)
F = A plus (A · B) ditambah 1
0101F=B
F = (A + B) ditambah A · BF = (A + B) ditambah A · B ditambah 1
0 1 1 0 F = A BF = A B 1
F=AB
0111F=A·B
F=A·B1
F=A·B
1 0 0 0 F = A + BF = A plus (A · B)
F = A ditambah A · B ditambah 1
1 0 0 1 F = A BF = A ditambah B
F = A ditambah B ditambah 1
1010F=B
F = (A + B) ditambah A · BF = (A + B) ditambah A · B ditambah 1
1011F=A·B
F=A·B1
F=A·B
1100F=1
F = A ditambah A
F = A ditambah A ditambah 1
1 1 0 1 F = A + BF = (A + B) ditambah A
F = (A + B) ditambah A ditambah 1
1 1 1 0 F = A + BF = (A + B) ditambah A
F = (A + B) ditambah A ditambah 1
1111F=A
F=A1
F=A
Tabel 4.8. Tabel fungsi unit aritmatika dan logika 4-bit
ALU menggunakan representasi dua:
– bit tanda ditentukan berdasarkan bit paling signifikan pada hasil F:
F 0 jika F 3 = 0
F < 0 jika F 3 = 1
– bit overflow V diperoleh dengan menggunakan hubungan:
V=C4C3
halaman 147
135
Aktif-rendah
Aktif-tinggi
C saya
C i+4
data
data
0
0
AB
AB
0
1
A>B
AB
1
1
AB
AB
Tabel 4.9. Hasil perbandingan
aritmatika 4 bit
4
4
A
4
B
F3
C
V
Z
n
F
S
4
C saya
C
C4
dan satuan logika
M
3
C0
Gambar 4.21. Unit aritmatika: bit bendera status
Dalam praktiknya, kita juga dapat membandingkan dua bilangan tak bertanda, A dan B, dengan melakukan
pengurangan diikuti dengan perbandingan selisih A - B terhadap 0. We
dengan demikian memiliki:
– untuk A - B = 0, C = 1 dan Z = 1, maka A = B;
– untuk A - B > 0, C = 1 dan Z = 0, maka A>B;
– untuk A - B < 0, C = 0 dan Z = 0, maka A<B.
Sebuah ALU dapat dirancang untuk melakukan operasi apapun. Semakin kompleks
operasi, semakin besar ukuran yang dibutuhkan unit dan konsumsi daya. Dalam prakteknya,
tradeoff dilakukan untuk menerapkan ALU yang ukurannya tetap moderat agar tidak
sangat mempengaruhi konsumsi daya dan kecepatan operasi. Akibatnya, lebih
operasi kompleks dapat dilakukan secara iteratif atau menggunakan
satuan.
halaman 148
136
4.5. Pengali
Pengganda digital seluler adalah rangkaian kombinasional yang menghitung dan menjumlahkan
produk parsial yang merupakan produk dari dua angka, X dan Y . produk dari
dua bilangan n-bit, X dan Y , adalah bilangan 2n bit, P = X × Y .
4.5.1. Pengganda dari angka 2-bit yang tidak ditandatangani
Mengingat X = X 1 X 0 dan Y = Y 1 Y 0 sebagai dua bilangan biner tak bertanda 2-bit,
perkalian dilakukan seperti yang ditunjukkan pada Gambar 4.22. Rangkaian logika dari 2 × 2-bit
pengali diberikan pada Gambar 4.23, di mana produk parsial dihasilkan oleh empat
Gerbang logika AND dan bit produk, dengan pengecualian bit yang paling tidak signifikan,
dipasok oleh dua HA yang berperan untuk menggabungkan produk parsial.
X1
X0
×
Y1
Y0
Y0X1
Y0X0
+
Y1X1
Y1X0
P3
P2
P1
P0
Gambar 4.22. Perkalian dua angka 2-bit
0
3
HA
B
A
C
S
HA
B
A
C
S
P
1
P
0
kamu
1
x
1
P
2
kamu
0
kamu
1
kamu
0
x
P
Gambar 4.23. Sirkuit logika dari pengali 2 × 2-bit
halaman 149
137
4.5.2. Pengganda dari 4-bit nomor unsigned
Pengganda seluler sederhana didasarkan pada algoritma shift and add. perkalian
dari dua bilangan biner tak bertanda 4-bit, X = X 3 X 2 X 1 X 0 dan Y = Y 3 Y 2 Y 1 Y 0 , adalah
dilakukan seperti yang diilustrasikan pada Gambar 4.24.
X3
X2
X1
X0
×
Y3
Y2
Y1
Y0
Y0X3
Y0X2
Y0X1
Y0X0
Y1X3
Y1X2
Y1X1
Y1X0
Y2X3
Y2X2
Y2X1
Y2X0
+
Y3X3
Y3X2
Y3X1
Y3X0
hal 7
hal 6
hal 5
hal 4
P3
P2
P1
P0
Gambar 4.24. Perkalian dua angka 4-bit
Rangkaian logika untuk pengganda seluler 4x4-bit diberikan pada Gambar 4.25. Dan
gerbang logika digunakan untuk menghitung produk parsial Y i X j , di mana i, j {0, 1, 2, 3}.
Saya
P
0
kamu
1
kamu
2
kamu
3
C i+1
MC
MC
MC
MC
MC
P
5
P
4
P
7
P
6
x
1
x
2
MC
MC
MC
P
1
P
2
P
3
x
3
x
0
kamu
0
kamu
Saya
x
Saya
B
C saya
x
A
FA
S
MC
HA
A
B
C
S
kamu
kamu
Saya
x
Gambar 4.25. Pengganda seluler 4 × 4-bit
Secara umum, pengganda seluler n × n membutuhkan n 2 gerbang AND, n HAs dan n 2 2n
FA. Penundaan propagasi multiplier disebabkan oleh propagasi carry
antara penambah. Ada beberapa jalur kritis dengan panjang identik yang melewati
melalui gerbang AND dan 3n 4 penambah; ini karena struktur matriks
pengganda. Dengan asumsi bahwa τ sum ≥ τ membawa , di mana τ membawa dan τ sum mewakili
halaman 150
138
penundaan propagasi antara input penambah dan setiap output C i+1 dan S, masing-masing,
dan bahwa AND menunjukkan penundaan propagasi gerbang AND, penundaan propagasi dari
pengganda dapat dinyatakan sebagai berikut:
= (2n - 3)τ carry + (n - 1)τ jumlah + AND
[4.34]
Menggunakan arsitektur penambah lain yang lebih cepat akan, dengan demikian, mengurangi penundaan propagasi
dan meningkatkan kecepatan operasi pengganda.
Pendekatan lain yang digunakan untuk mengimplementasikan multiplier diberikan pada Gambar 4.26, di mana
semua sel pengganda identik. Ini didasarkan pada penggunaan jaringan sistolik yang menawarkan
keuntungan dari modularitas dan cocok untuk implementasi sirkuit terpadu.
MC
0
C i+1
MC
MC
MC
MC
MC
MC
MC
P
1
P
2
P
5
P
4
P
3
P
7
P
6
kamu
3
kamu
2
MC
MC
MC
MC
kamu
1
MC
P
0
MC
MC
MC
MC
x
1
x
2
x
0
3
0
0
0
0
0
0
0
0
x
kamu
Saya
x
Saya
B
C saya
x
A
FA
S
kamu
Gambar 4.26. Pengganda seluler 4 × 4-bit berdasarkan jaringan sistolik
4.5.3. Pengganda untuk nomor yang ditandatangani
Perkalian bilangan bertanda cukup sederhana dalam besaran tanda
perwakilan. Ini dilakukan seperti yang ditunjukkan sebelumnya untuk bit yang mewakili besaran,
sedangkan bit tanda diterapkan pada input gerbang logika XOR untuk menentukan
tanda produk. Namun, dalam representasi komplemen dua, perkalian dilakukan
keluar menggunakan algoritma lain.
halaman 151
139
Pertimbangkan bilangan bertanda X dan Y , yang dapat dinyatakan dalam n-bit dua's
melengkapi representasi, sebagai berikut:
X = -X n−1 2 n−1 +
n−2
Σ
saya=0
X saya 2 saya
[4.35]
dan:
Y = -Y n−1 2 n−1 +
n−2
Σ
j=0
Yj2j
[4.36]
di mana bit-tanda diwakili oleh X n−1 dan Y n−1 . Produk P diberikan oleh
persamaan berikut:
P=X·Y
[4.37]
=
(
-X n−1 2 n−1 +
n−2
Σ
saya=0
X saya 2 saya
)(
-Y n−1 2 n−1 +
n−2
Σ
j=0
Yj2j
)
[4.38]
= X n−1 Y n−1 2 2n−2 +
n−2
Σ
saya=0
n−2
Σ
j=0
X i Y j 2 i+j -
Y n−1 2 n−1
n−2
Σ
saya=0
X i 2 i - X n−1 2 n−1
n−2
Σ
j=0
Yj2j
[4.39]
Perkalian dua angka bertanda 4-bit dapat dieksekusi seperti yang diilustrasikan pada:
Gambar 4.27. Dapat dilihat bahwa perlu menambahkan ekstensi tanda ke setiap baris
produk parsial. Selain itu, untuk mendapatkan nilai produk yang tepat, penambahan
baris pertama dari produk parsial harus diikuti dengan pengurangan baris terakhir
dari produk parsial. Dalam hal ini, pendekatan langsung untuk mengimplementasikan multiplier
mengakibatkan peningkatan biaya perangkat keras.
Jumlah suatu bilangan, A, dan komplemennya, A, adalah bilangan yang n bitnya
semuanya diatur pada 1, atau 2
n - 1. Dengan kata lain, kita memiliki:
A+A=2
n- 1
[4.40]
halaman 152
140
X3
X2
X1
X0
×
Y3
Y2
Y1
Y0
X3Y0
X3Y0
X3Y0
X3Y0
X3Y0
X2Y0
X1Y0
X0Y0
+
X3Y1
X3Y1
X3Y1
X3Y1
X2Y1
X1Y1
X0Y1
+
X3Y2
X3Y2
X3Y2
X2Y2
X1Y2
X0Y2
-
X3Y3
X3Y3
X2Y3
X1Y3
X0Y3
hal 7
hal 6
hal 5
hal 4
P3
P2
P1
P0
Gambar 4.27. Perkalian dua angka bertanda 4-bit
Hal ini menyebabkan:
-Y n−1 2 n−1
n−2
Σ
saya=0
X i 2 i = 2 n−1
(
-2 n−1 +
n−2
Σ
saya=0
X i Y n−1 2 i + 1
)
[4.41]
-X n−1 2 n−1
n−2
Σ
j=0
Y j 2 j = 2 n−1
(
-2 n−1 +
n−2
Σ
j=0
X n−1 Y j 2 j + 1
)
[4.42]
Produk, P, kemudian mengambil bentuk berikut:
P = X n−1 Y n−1 2 2n−2 +
n−2
Σ
saya=0
n−2
Σ
j=0
X i Y j 2 i+j
+ 2 n−1
n−2
Σ
saya=0
X i Y n−1 2 i + 2 n−1
n−2
Σ
j=0
X n−1 Y j 2 j - 2 2n−1 + 2 n
[4.43]
Perkalian dua angka bertanda 4-bit diilustrasikan pada Gambar 4.28. NS
produk parsial ditransformasikan dan direorganisasi sehingga implementasi multiplier
sekarang dapat memerlukan hanya satu operasi aritmatika (penambahan).
X3
X2
X1
X0
×
Y3
Y2
Y1
Y0
1
Y0X3
Y0X2
Y0X1
Y0X0
Y1X3
Y1X2
Y1X1
Y1X0
Y2X3
Y2X2
Y2X1
Y2X0
+1
Y3X3
Y3X2
Y3X1
Y3X0
hal 7
hal 6
hal 5
hal 4
P3
P2
P1
P0
Gambar 4.28. Perkalian dua angka bertanda 4-bit
halaman 153
141
Sirkuit logika untuk pengali yang sesuai (Baugh–Wooley) diwakili
pada Gambar 4.29, di mana MC dan MC
*
sel didasarkan pada gerbang AND dan NAND
gerbang, masing-masing.
C
MC*
MC*
MC*
3
x
x
2
x
1
x
0
kamu
0
kamu
3
kamu
2
kamu
1
C i+1
MC*
kamu
Saya
x
Saya
x
B
C saya
A
FA
S
MC
P
7
MC
MC
MC
P
1
P
2
P
5
P
4
P
3
P
6
MC
MC
MC
P
0
0
0
0
MC*
MC*
1
HA
1
A
B
S
Gambar 4.29. Pengganda 4 × 4-bit (Baugh–Wooley) untuk nomor bertanda
Dalam perkalian, produk diperoleh sebagai jumlah dari produk parsial, yang
bertambah jumlahnya seiring dengan panjang kata dari pengganda dan pengganda menjadi
besar. Dimungkinkan untuk mengurangi jumlah produk parsial menggunakan algoritma Booth
untuk mengkodekan bit multiplicand. Pengkodean ini memiliki keuntungan menghasilkan a
implementasi multiplier dengan pengurangan biaya perangkat keras dan beroperasi pada kecepatan tinggi.
Dalam representasi komplemen dua, perkalian dapat dinyatakan sebagai
berikut:
Y = -Y n−1 2 n−1 +
n−2
Σ
j=0
Yj2j
[4.44]
Dengan memisahkan suku ganjil dan genap, kita peroleh:
Y = -Y n−1 2 n−1 +
n/2−1
Σ
j=0
Y 2j−1 2 2j−1 +
n/2−1
Σ
j=0
Y 2j 2 2j
[4.45]
halaman 154
142
Dengan penerapan identitas sebagai berikut:
yk2k=
(
2Y k -
1
2
2 tahun k
)
2 k = Y k 2 k+1 2Y k 2 k−1
[4.46]
ke istilah ganjil, kita sampai pada:
Y = Y n−1 2 n−1 +
n/2−1
Σ
j=0
Y 2j−1 2 2j +
n/2−1
Σ
j=0
Y 2j 2 2j 2
n/2−1
Σ
j=0
Y 2j−1 2 2j−2 [4.47]
Transformasi j → k + 1 dapat digunakan untuk menggabungkan suku pertama dan suku terakhir
istilah dalam ekspresi yang disebutkan di atas untuk Y sebagai berikut:
Y n−1 2 n−1 2
n/2−1
Σ
j=0
Y 2j−1 2 2j−2 = Y n−1 2 n−1 2
n/2−2
Σ
k=−1
Y 2k+1 2 2k
[4.48]
=2
n/2−1
Σ
k=−1
Y 2k+1 2 2k
[4.49]
Dengan asumsi bahwa Y 1 = 0, kita akhirnya memperoleh:
Y=
n/2−1
Σ
j=0
(Y 2j−1 + Y 2j 2Y 2j+1 )2 2j
[4.50]
Produk dari bilangan X dan Y dapat berbentuk sebagai berikut:
P=X·Y=
n/2−1
Σ
j=0
X(Y 2j−1 + Y 2j 2Y 2j+1 )2 2j
[4.51]
Oleh karena itu, tiga bit secara bersamaan terlibat dalam pengkodean yang digunakan untuk mendapatkan masing-masing
sebagian produk, PP j , yang dapat ditambahkan atau dikurangi dari hasil. Nilai dari
ekspresi dalam tanda kurung adalah 0, atau ±1, atau ±2. Produk parsial yang dihasilkan
adalah kelipatan dari perkalian, yaitu 2X, X, 0, X dan 2X, dan jumlahnya,
jika dibandingkan dengan perkalian biasa, praktis dibelah dua. Pengkodean
dari bit multiplicand berdasarkan algoritma Booth disajikan pada Tabel 4.10. Itu harus
dicatat bahwa operasi shift kiri dapat digunakan untuk mendapatkan produk parsial dari bentuk,
halaman 155
143
2X, atau menerapkan perkalian dengan faktor 2, dan bentuk negatif dari a
produk parsial diperoleh dengan terlebih dahulu membentuk komplemen satu dan kemudian menambahkan 1 ke
hasil.
Pengali
Pilihan
Y 2j+1 Y 2j Y 2j−1
PP j
000
0
001
+X
010
+X
011
+2X
100
2X
101
X
110
X
111
0
Tabel 4.10. Pengkodean bit multiplicand
berdasarkan algoritma Booth
Penerapan pengkodean Booth membantu mengurangi jumlah sebagian
lini produk, seperti yang diilustrasikan dalam contoh perkalian bilangan bertanda
disajikan pada Gambar 4.30. AY 1 bit, yang selalu sama dengan 0, ditambahkan ke
urutan biner dari perkalian. Selain itu, sebagian lini produk selesai
dengan ekstensi tanda setiap kali nilai bit paling kiri sama dengan 1.
1
0
kamu
123
YYY
a1
kamu
0
kamu
123
YYY
a1
kamu
0101
+X
+X
(0)
+
1101100
1
Pengganda (Y)
1100
Kelipatan (X)
1
1100
1
1100
1
Produk
(A)
1 0 1 0 (0)
a2X
kapak
1101
Kelipatan (X)
Pengganda (Y)
Produk
sebuah 3
x
18
sebuah 6
(B)
20
sebuah 4
x
5
0010
+
0101
010010
1
Gambar 4.30. Contoh perkalian berdasarkan algoritma Booth.
Untuk versi warna gambar, lihat www.iste.co.uk/
ndjountche/electronics2.zip
4.6. Pembagi
Pembagian bilangan m-bit atau dividen, A, dengan bilangan n-bit (n m), atau
pembagi D, umumnya menghasilkan hasil bagi Q dan sisa R. Jadi, A = Q×D+R,
di mana D = 0, R<D, dan R memiliki tanda yang sama dengan A.
halaman 156
144
Dengan pembagian A sebesar 2n bit dan pembagi D sebesar n bit, pembagian dengan restorasi
dapat dieksekusi sesuai dengan algoritma 4.1.
Algoritma 4.1. Divisi dengan restorasi
Hasil: Q = Q n−1 ··· Q 2 Q 1 Q 0 dan sisanya R(0)
[1] Awalnya, tetapkan nilai dividen ke sebagian sisa, R(0) = A, dan atur
bit paling signifikan dari hasil bagi 1 (Q n−1 = 1);
[2] Untuk i = 0, 1, 2, ··· , n 1:
menghitung sisa sebagian:
R(i +1)=2R(i) Q n−(i+1) × D
di mana 0 R(i) < D dan D adalah pembagi;
jika R(i + 1) 0, maka
Q n−(i+1) = 1;
lain
Q n−(i+1) = 0, dan nilai sebelumnya dari sisa harus dikembalikan
sebagian;
Setelah iterasi terakhir, hasil bagi Q = Q n−1 ··· Q 2 Q 1 Q 0 dan R(0) mewakili
sisa akhir.
Rangkaian logika pembagi seluler berdasarkan algoritma untuk pembagian dengan
restorasi diilustrasikan pada Gambar 4.31, dalam kasus di mana n = 4. Ini terdiri dari
sel-sel kontrol-pengurangan (CS), yang terdiri dari subtraktor penuh dan multiplexer 2: 1,
OR gerbang logika dan inverter.
Awalnya, sebagian sisa diasumsikan identik dengan dividen. NS
perkalian dengan 2 dilakukan dengan menggeser bit yang paling signifikan dari parsial
sisa satu posisi ke kiri sehubungan dengan pembagi. Setelah masing-masing
empat pengurangan, sisa sebagian mengambil nilai selisih yang diperoleh jika
pinjaman output dari deretan sel S diatur ke 0, jika tidak, nilai sebelumnya dari
sisa sebagian dipulihkan. Bit yang sesuai dalam hasil bagi diperoleh sebagai
OR fungsi logika dari komplemen pinjaman keluaran dan bit paling signifikan dari
sisa sebagian.
Secara umum, melakukan pembagian dengan dividen 2n bit dan pembagi n bit
membutuhkan n 2 sel CS dan n gerbang OR dan inverter.
Gambar 4.32 memberikan dua contoh eksekusi operasi pembagian. Setiap kali
bahwa hasil pengurangannya negatif, sisa sebagian dikembalikan ke
nilai sebelumnya.
Pendekatan lain yang dapat diadopsi untuk melakukan pembelahan seluler didasarkan pada:
algoritma untuk pembagian tanpa restorasi. Dibandingkan dengan pembagian dengan
halaman 157
145
metode restorasi, ini menawarkan keuntungan mengurangi jumlah operasi
(penambahan/pengurangan) diperlukan, terutama dalam kasus di mana hasil bagi mengandung
beberapa nol. Namun, ia memiliki kelemahan membutuhkan tahap tambahan untuk
koreksi sisa akhir.
sel
Saya
B saya
B saya
B saya
B saya
B saya
B saya
B saya
B saya
B saya
B saya
B saya
B saya
B saya
B saya
B saya
3
D
2
D
1
D
0
D
7
A
6
A
5
A
4
A
3
A
3
Q
2
Q
1
Q
0
Q
0
A
2
A
1
A
B i+1
B saya
3
R
0
R
1
R
2
R
R
CS
x
kamu
B i+1
sel
R
CS
x
kamu
B i+1
sel
R
CS
x
kamu
B i+1
sel
R
CS
x
kamu
B i+1
sel
R
CS
x
kamu
B i+1
sel
R
CS
x
kamu
B i+1
sel
R
CS
x
kamu
B i+1
sel
R
CS
x
kamu
B i+1
sel
R
CS
x
kamu
B i+1
sel
R
CS
x
kamu
B i+1
sel
R
CS
x
kamu
B i+1
sel
R
CS
x
kamu
B i+1
sel
0
0
R
CS
x
kamu
B i+1
sel
R
CS
x
kamu
B i+1
sel
R
CS
x
kamu
B i+1
sel
R
CS
x
kamu
B i+1
sel
0
0
CS
x
kamu
D
FS
R
0
1
B
Gambar 4.31. Pembagi seluler berdasarkan algoritma untuk

pembagian dengan pengembalian dividen
101
0111
1110
0
0
1
Q2
101
001
9
10 = 01100100
10 = 1001
(B)
1001
1100
0
0
1
Q3
100
0
14
173 10 = 10101101
10 = 1110
(A)
100
011
00
1001
0
Q2
1
100
110
0
11
00
1110
1
Q1
0
01
100
0
01
1001
Q1
1
0
11100
0101
0
0111
1
Q 0 = Hasil Bagi
0
1110
0101
0
101
0001
0
Q 0 = Hasil Bagi
1
1001
0
0
Sisa = 0101
Sisa = 0001
1110
0
0101
1
1
1
Q3
111
Gambar 4.32. Contoh pembagian dengan restorasi: a) 173 14 (Q = 12,
R = 5); b) 100 9 (Q = 11, R = 1). Untuk versi warna dari gambar,
halaman 158
146
M
D
3D
2D
8A
7A
6A
kamu
kamu
C saya
C i+1
M
M
C saya
C saya
C i+1
C saya
C i+1
C saya
C i+1
C saya
C i+1
4Q
3Q
1D
5A
M
C saya
C i+1
C i+1
4A
M
C saya
C saya
2A
C i+1
C saya
x
kamu
R
FA
CAS
C saya
C saya
C i+1
C saya
C i+1
C saya
1Q
C i+1
C saya
C saya
C saya
C i+1
C saya
C i+1
C saya
C i+1
C i+1
C saya
C i+1
C saya
C i+1
C saya
0Q
3R
4R
C i+1
C saya
C i+1
C saya
0R
1R
2R
C i+1
C saya
1A
0A
C i+1
3A
C saya
0D
C saya
C saya
C i+1
C saya
C i+1
C saya
2Q
C i+1
C saya
R
CAS
kamu
kamu
R
CAS
R
CAS
V
kamu
R
CAS
kamu
kamu
R
CAS
kamu
kamu
R
CAS
kamu
kamu
M
C i+1
1
M
C i+1
M
M
R
CAS
kamu
kamu
R
CAS
kamu
kamu
R
CAS
kamu
kamu
M
R
CAS
kamu
kamu
R
CAS
kamu
kamu
R
CAS
kamu
R
CAS
kamu
M
M
C i+1
kamu
kamu
M
M
C i+1
R
CAS
kamu
kamu
M
R
CAS
kamu
kamu
R
CAS
kamu
kamu
R
CAS
kamu
kamu
R
CAS
kamu
kamu
M
M
M
M
C i+1
x
kamu
S
FA
x
kamu
S
FA
x
kamu
S
FA
Koreksi
x
kamu
S
FA
x
kamu
S
FA
0
R
CAS
kamu
kamu
M
R
CAS
kamu
kamu
M
R
CAS
kamu
kamu
R
CAS
kamu
kamu
R
CAS
kamu
R
CAS
kamu
M
M
C i+1
kamu
kamu
M
M
C i+1
R
CAS
kamu
kamu
4
Gambar 4.33. Pembagian seluler berdasarkan algoritma untuk pembagian

tanpa pengembalian dividen
Awalnya, sebagian sisa seharusnya mengambil nilai dividen.
Asumsikan bahwa D > 0 dan |R(i + 1)| < D, sisa sebagian R(i + 1)
(i = 0, 1, 2, ··· ,n 1) bisa positif atau negatif.
Operasi yang akan dilakukan pada setiap iterasi dapat berupa pengurangan atau penambahan,
tergantung pada nilai sisa parsial yang ekspresinya diberikan oleh:
R(i + 1) =
(
2R(i) D jika 2R(i) > 0
2R(i) + D jika 2R(i) < 0
[4.52]
Bit hasil bagi yang sesuai ditentukan sebagai berikut:
Q n−(i+1) =
(
1
jika 0 < 2R(i) < D
1 jika
D < 2R(i) < 0
[4.53]
halaman 159
147
Hasil bagi diwakili oleh urutan digit bertanda 2 , yang nilainya mungkin
baik 1 atau 1 tetapi tidak 0, dan kemudian harus dikonversi ke komplemen dua.
Untuk pembagian tanpa restorasi, sisa parsial negatif ketika 2R(i) < D,
tetapi, alih-alih dikembalikan ke nilai sebelumnya (yaitu, 2R(i), untuk kemudian menjadi
ditransformasikan menurut hubungan 2[2R(i)] D = 4R(i) D, seperti pada kasus
pembagian dengan restorasi) itu tetap tidak berubah dan hanya diperbaiki di berikutnya
pengulangan. Sehingga menjadi 2[2R(i) D] + D = 4R(i) D. Hasil dari kedua tipe
pembagian, oleh karena itu, identik. Namun, koreksi nilai sisa akhir
diperlukan dalam kasus pembagian tanpa restorasi ketika sisa sebagian terakhir
adalah negatif. Ini sesuai dengan penambahan pembagi ke sisa, yang
nilai yang benar kemudian dapat diperoleh sebagai berikut:
R = R n + D = 2R n−1
[4.54]
Algoritma untuk pembagian tanpa restorasi dapat diubah menjadi versi
yang dapat langsung menghasilkan hasil bagi dan sisa n + 1 bit, keduanya diwakili
dalam komplemen dua, dari dividen 2n bit dan pembagi n bit. Ini berbeda
langkah-langkah didefinisikan oleh algoritma 4.2.
Algoritma 4.2. Pembagian tanpa restorasi
[1] Ketika dividen dan pembagi positif, langkah pertama adalah mengurangkan
pembagi dari dividen dengan kedua bit paling signifikan sejajar. Jika diperoleh parsial
sisanya dengan demikian positif, satu bit hasil bagi diatur ke 1 dan operasi berikutnya adalah
pengurangan; jika, di sisi lain, sisa parsial yang diperoleh adalah negatif, satu bit
dari hasil bagi diatur ke 0 dan operasi berikutnya adalah tambahan.
[2] Untuk setiap langkah berikut, eksekusi operasi yang ditentukan sebelumnya
dilakukan setelah bit paling signifikan dari sisa parsial digeser ke
kiri sehubungan dengan pembagi. Jika sisa parsial yang diperoleh positif, maka
bit yang sesuai dalam hasil bagi diatur ke 1 dan operasi berikutnya adalah pengurangan;
jika tidak, bit hasil bagi yang sesuai diatur ke 1 dan operasi selanjutnya adalah
tambahan.
Versi algoritma yang disebutkan sebelumnya untuk pembagian tanpa pemulihan
paling cocok untuk implementasi pembagi seluler. Rangkaian logika untuk 8 × 4
2 Langkah-langkah berikut dapat digunakan untuk mengonversi barisan biner dari n digit bertanda (1 atau 1) menjadi
komplemen dua:
– ubah setiap 1 menjadi 0 untuk membentuk kode P = p n−1 p n−2 ··· p 2 p 1 p 0 , dimana nilai
setiap bit, p k (k = 0, 1, 2, ··· , n 1), adalah 0 atau 1;
– dapatkan representasi komplemen keduanya dengan menggeser bit satu posisi ke kiri
dan dengan menyisipkan 1 pada posisi bit terkecil, yaitu Q = p n−2 ··· p 2 p 1 p 0 1.
halaman 160
148
pembagi seluler direpresentasikan pada Gambar 4.33. Bagian reguler, terdiri dari CAS
(penambahan/pengurangan terkontrol), digunakan untuk menghasilkan sisa sebagian dan
tahap yang terdiri dari gerbang logika FA dan AND digunakan untuk koreksi final
sisa.
Sisa = 0001
= 001100100
100
9 10 = 01001
Q0
0
1
Q3
0
Q4
Q2
1
Q1
1
10 = 001010111
87
6 10 = 00110
(A)
(B)
00011
11001
+
1
00111
11001
1
+
1
0001
0
11
1
0
11001
01001
0011
+
00110
111
1110
+
0
0100
1
1
11001
0
0111
+
1
00101
1
1111
0
1
1
0
+
00011
1101
00110
1
= Hasil bagi
Sisa = 00011
= Hasil bagi
01010
10110
+
1
0001
0
11100
01001
0
+
0
0101
0
00
1
1
10110
00111
1110
+
01001
100
1010
+
0
0011
1
1
Q3
1
10110
0
0100
+
1
00110
1
1101
0
Q4
0
Q2
0
0
1
Q1
1
1
Q0
1
10
Gambar 4.34. Contoh pembagian tanpa restorasi: a) 100 9

(Q = 11,R = 1); b) 87 6 (Q = 14, R = 3). Untuk versi warna
Setiap baris sel CAS, yang masing-masing terdiri dari FA dan gerbang logika XOR,
melakukan pengurangan atau penambahan berdasarkan keadaan, 1 atau 0, diterapkan pada satu
dari dua input gerbang logika XOR. Pengurangan dilakukan dalam dua's
melengkapi representasi dengan menambahkan setiap sisa sebagian ke
pelengkap pembagi dan dengan mengatur pembawa input sel CAS paling kanan
ke 1. Setiap bit hasil bagi sesuai dengan carry-out yang dihasilkan oleh paling kiri
sel CAS, dan yang mewakili komplemen dari bit tanda yang sesuai
sisa sebagian.
Ketika bit terakhir dari hasil bagi adalah 0, sisa parsial terakhir adalah negatif dan a
koreksi berdasarkan penambahan bersyarat diperlukan untuk mendapatkan nilai yang benar dari
sisa akhir.
Untuk membagi angka 2-bit, A, dengan angka n-bit, D, dan untuk mendapatkan hasil bagi Q
dan sisa R dari n-bit, (n + 1) 2 sel CAS dan n + 1 FAs dan gerbang logika AND
halaman 161
149
diperlukan. Hal ini disebabkan oleh fakta bahwa pengurangan dilakukan pada n + 1 bit dalam a
pembagi seluler berdasarkan algoritma untuk pembagian tanpa pengembalian dividen.
Dua contoh untuk pelaksanaan operasi pembagian diilustrasikan dalam:
Gambar 4.34. Pembagian dilakukan sebagai suksesi operasi shift kiri oleh satu
bit diikuti dengan pengurangan atau penambahan.
4.7. Latihan
E XERCISE 4.1.- Desain setengah subtractor dan pengurang penuh.
E LATIHAN 4.2.– Generator komplemen dua.
Generator komplemen dua, yang dapat menyediakan komplemen keduanya
representasi dari bilangan biner empat bit setelah mengubah tandanya, adalah menjadi
dirancang. Rangkaian ini memiliki input B 3 , B 2 , B 1 dan B 0 , dan output T 3 , T 2 , T 1
dan T 0 . Operasinya dijelaskan oleh tabel kebenaran yang diberikan pada Tabel 4.11.
Masukan
Keluaran
B3
B2
B1
B0
T3
T2
T1
T0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
1
0
1
1
1
0
0
0
1
1
1
1
0
1
0
1
0
0
1
1
0
0
0
1
0
1
1
0
1
1
0
1
1
0
1
0
1
0
0
1
1
1
1
0
0
1
1
0
0
0
1
0
0
0
1
0
0
1
0
1
1
1
1
0
1
0
0
1
1
0
1
0
1
1
0
1
0
1
1
1
0
0
0
1
0
0
1
1
0
1
0
0
1
1
1
1
1
0
0
0
1
0
1
1
1
1
0
0
0
1
a) sederhanakan fungsi T 0 , T 1 , T 2 dan T 3 menggunakan peta Karnaugh;
halaman 162
150
b) untuk masing-masing fungsi T 1 , T 2 dan T 3 , tentukan X i−1 sehingga logika berikutnya
ekspresi diverifikasi:
T i = X i−1 + B i ,
saya = 1, 2, 3.
c) mengimplementasikan rangkaian ini hanya menggunakan 2-input OR dan gerbang XOR.
E XERCISE 4.3.– Misalkan P dan Q adalah dua bilangan biner 2-bit; X, Y dan Z adalah tiga
bilangan biner 1 bit. Usulkan rangkaian logika menggunakan komparator dan multiplexer untuk
menerapkan loop berikut:
Jika
P=Q
kemudian
Z=Y;
lain
Z = X;
Akhir
E XERCISE 4.4.– Nyatakan fungsi logika E dan F sebagai fungsi dari X, Y dan C i .
Tunjukkan bahwa rangkaian logika yang digambarkan pada Gambar 4.35 adalah FA.
F
kamu
x
C saya
E

E XERCISE 4.5.– Menerapkan FA menggunakan multiplexer 4:1.
E LATIHAN 4.6.– Usulkan rangkaian untuk menambahkan lima angka 1-bit, D, E, F, G dan H, menggunakan
satu HA dan dua FA.
E LATIHAN 4.7.– Unit logika.
Pertimbangkan unit logika yang diimplementasikan dari multiplexer 4: 1, seperti yang ditunjukkan pada:
Gambar 4.36. Input pilih diwakili oleh S 0 , S 1 , S 2 dan S 3 , dan A dan B
menentukan variabel input.
halaman 163
151
4:1
B
A
10
01
00
11
S1
S2
S0
S3
F
MUX
Gambar 4.36. Rangkaian logika multiplekser
Berapa banyak fungsi logika dari maksimal dua variabel yang dapat diimplementasikan?
dengan unit logika ini?
E LATIHAN 4.8.– Satuan aritmatika.
Menggunakan FA (input carry bit C i ), gerbang logika AND dan OR dan inverter, dan dua
pilih input, S 0 dan S 1 , rancang rangkaian logika yang dapat melakukan operasi yang diberikan
pada Tabel 4.12.
S1S0
Ci=0
Ci=1
00
F = A + B (penambahan)
F=A+B+1
01
F = A (transfer)
F=A+1
10
F = B (inversi)
F = B + 1 (negasi)
11
F=A+B
F = A + B + 1 (pengurangan)
Tabel 4.12. Operasi aritmatika
E LATIHAN 4.9.– Penjumlah BCD.
Pertimbangkan penambah BCD yang ditunjukkan pada Gambar 4.37, beberapa di antaranya dapat dihubungkan dalam
kaskade untuk melakukan operasi n-bit. Digit BCD bervariasi dari 0000 hingga 1001 (atau 0 hingga 9).
Dua digit BCD diperlukan untuk representasi angka yang lebih besar dari 1001 (atau 9).
Output, F, dari rangkaian koreksi memungkinkan deteksi jumlah, C 4 S 3 S 2 S 1 S 0 ,
lebih besar dari 01001 (atau 9) dan lebih kecil dari 10011 (atau 19), dan penambah kedua menambahkan
0110 (atau 6) ke jumlah ini tergantung pada keadaan F.
Mengusulkan implementasi rangkaian koreksi menggunakan gerbang logika.
Verifikasi pengoperasian penambah BCD menggunakan nomor berikut:
– X = 9 dan Y = 7;
– X = 34 dan Y = 19.
halaman 164
152
jumlah BCD
S0
S1
S2
S3
0
0
C0
Ci
0
1
2
3
n+ 1
C0
x
kamu
F
X1
X2
X3
X0
X1
X2
X3
X0
Y0
Y1
Y2
Y3
Y0
Y1
YY
3
tanggal 1
Ci
C0
A1
A2
A3
A0
B0
B1
B2
B3
C4
Koreksi
2
Ci
sirkuit
penambah 1
penambah 2
Gambar 4.37. penambah BCD
E LATIHAN 4.10.– Analisis rangkaian logika.
Rangkaian logika yang ditunjukkan pada Gambar 4.38 diimplementasikan menggunakan multiplexer 2:1 dan
gerbang logika (inverter, NOR dan XOR). Dua angka 2-bit tidak bertanda, X = X 1 X 0 dan
Y = Y 1 Y 0 , diterapkan pada input, dan A, B dan C menunjukkan output.
0
0
1
0
1
A
B
C
Y1
Y0
X1
x

Tentukan persamaan logika untuk setiap keluaran.
Deduksi fungsi yang diimplementasikan oleh rangkaian ini.
halaman 165
153
E LATIHAN 4.11.– Sel pembanding kaskade.
Menerapkan komparator cascadable 1-bit hanya menggunakan gerbang NAND.
E LATIHAN 4.12.– Komparator berjenjang.
bagian
na2
Bna1
Sebuah na1
Sebuah na2
A0
B0
0
0
xi
Saya
kamu
xi
Saya
kamu
xi
Saya
kamu
xi
Saya
kamu
pembanding
sel
1 bit
pembanding
sel
1 bit
pembanding
sel
1 bit
B
A
B
A
B
A
saya+1
kamu
x i+1
saya+1
kamu
x i+1
saya+1
kamu
x i+1
AB
HAI
HAI
Keluaran
B
Gambar 4.39. komparator cascadable n-bit

x saya
y saya
O A>B
O A=B
O A<B
0
0
0
1
0
0
1
1
0
0
1
0
0
0
1
1
1
0
0
0
Tabel 4.13. Tabel fungsi komparator
Pendekatan lain yang digunakan untuk menerapkan komparator berjenjang untuk dua angka
(A n−1 dan B n−1 adalah bit yang paling signifikan):
A = A n−1 A n−2 ··· A 0
dan B = B n−1 B n−2 ··· B 0
terdiri dari pengkodean tiga kemungkinan keluaran menggunakan dua variabel. Dalam hal ini, sebagai
ditunjukkan pada Gambar 4.39, setiap sel pembanding hanya memasok dua sinyal keluaran dan satu
bagian output digunakan untuk menghasilkan hasil perbandingan dalam hal kesetaraan, lebih besar,
atau lebih kecil. Tabel 4.13 memberikan tabel fungsi di mana kombinasi variabel
x i y i mengambil nilai 00, 01 dan 10, masing-masing, untuk output O A=B , O A>B dan
O A<B . Kode x i y i = 11 tidak terkait dengan hasil perbandingan apa pun dan, dengan demikian,
dianggap sebagai kode tidak peduli untuk output x i+1 dan y i+1 .
Buatlah tabel kebenaran komparator, dengan mempertimbangkan x i , y i , A dan B, sebagai input
dan x i+1 , y i+1 , O A=B , O A>B dan O A<B , sebagai keluaran.
Tentukan persamaan logika keluaran.
Mewakili rangkaian logika untuk sel pembanding dan bagian keluaran.
halaman 166
154
E LATIHAN 4.13.– Perhatikan rangkaian logika yang ditunjukkan pada Gambar 4.40, yang diimplementasikan
menggunakan dua FA dan gerbang logika dan di mana A = A 1 A 0 dan B = B 1 B 0 adalah dua angka.
E
2
1
S0
S1
C1
0
B
Z
C
FA
S
C i+1
C saya
A
B
FA
S
C i+1
C saya
A
B
V
n
G
L
1
A
1
B
0
A
Tentukan ekspresi logika untuk G, E dan L sebagai fungsi dari N, V dan Z.
Buatlah tabel kebenaran di mana A 1 , A 0 , B 1 dan B 0 dianggap sebagai input dan N,
V dan Z, sebagai output.
Buatlah hubungan logika antara E, G dan L.
Apa peran sirkuit ini?
Ubah rangkaian logika yang diusulkan untuk mengimplementasikan komparator untuk 4-bit yang ditandatangani
angka.
E XERCISE 4.14.- Aritmatika dan logic unit.
ALU 4-bit dapat diimplementasikan dengan mengalirkan empat tahap 1-bit, seperti yang ditunjukkan pada:
Gambar 4.41. Ini dapat digunakan untuk melakukan operasi penambahan dan pengurangan dan TIDAK,
AND, OR dan fungsi logika XOR.
Tentukan persamaan logika untuk keluaran F dan C i+1 .
Lengkapi tabel fungsi yang diberikan pada Tabel 4.14.
halaman 167
155
saya+1
A
B
S
F
ALU
C i+1
C saya
A
B
S
F
ALU
C i+1
C saya
A
B
S
F
ALU
C i+1
C saya
A
B
S
F
ALU
C i+1
C saya
A
B
S
F
ALU
C i+1
C saya
1
F0
3
A2
B2
A1
B1
A0
B0
A3
B3
S
0
C4
C
C
3
B
F
A
S0
B
S
S2
S2
S1
S1
2
C saya
(B)
(A)
F3
F2
F
Gambar 4.41. a) Unit aritmatika dan logika empat bit; b) aritmatika 1-bit dan
satuan logika
S2S1S0
F
C i+1
Operasi
Transfer (C i = 0) atau
000
Menaikkan (C i = 1) dari A
komplemen 1 (C i = 0) atau
001
komplemen 2 (C i = 1) dari A
A ditambah B jika C i = 0 atau
010
ABCi
A ditambah B ditambah 1 jika C i = 1
011
C i · (A B) + A · B
B dikurangi A jika C i = 1
100
Transfer A
101
Komplemen dari A
110
A ATAU B
111
Komplemen dari A ATAU B
Tabel 4.14. Operasi yang diimplementasikan oleh unit aritmatika dan logika
halaman 168
156
E LATIHAN 4.15.– Rangkaian logika yang dapat diprogram.
Rangkaian logika yang dapat diprogram yang ditunjukkan pada Gambar 4.42 dapat digunakan untuk melakukan
operasi aritmatika yang berbeda. Ini terdiri dari penambah, dua multiplexer, AND, OR,
Gerbang logika XOR dan inverter.
Tanda tangani sedikit
0
Ci
0
S
S1
S2
S
x
kamu
FA
F(A,B)
0
1
0
1
A
B
C
Gambar 4.42. Sirkuit logika yang dapat diprogram
Lengkapi tabel fungsi yang diberikan pada Tabel 4.15, dengan menentukan aritmatika
operasi dilakukan tergantung pada kode pilih S 2 S 1 S 0 .
S2
S1
S0
Operasi
F(A, B)
0
0
1
1
0
0
1
0
1
1
1
0
1
1
1
E LATIHAN 4.16.– Penghitung dua arah.
Sebuah pencacah dua arah seperti yang ditunjukkan pada Gambar 4.43 terdiri dari D flip-flop, 2:1
multiplexer dan half adder/subtractor (HAS). Gambar 4.44 menggambarkan rangkaian HAS
dan aplikasi untuk konter.
Selama operasi normal, input Reset asinkron diatur ke 1 dan tidak
mempengaruhi output; tentukan persamaan logika keadaan berikutnya, Q + = D, untuk masing-masing
flip-flop dan persamaan logika untuk RCO.
halaman 169
157
Q
Q
D
CLR
Q
Q
D
CLR
Q
Q
D
CLR
Mengatur ulang
P3P2P1P0
Memuat
Mengatur ulang
Dir
RCO
3
Cnt
Q3Q2Q1Q0
0
1
2
3
3
0
1
Memuat
Dir
2
0
1
MEMILIKI
1
0
1
MEMILIKI
0
0
1
Cnt
MEMILIKI
MEMILIKI
CK
2
1
0
Q
Q
D
CLR
C
P
C
RCO
Q
P
P
Q
P
Q
C
C
Q
Gambar 4.43. Sirkuit logika penghitung dua arah

CK
Saya
(A)
0000
Saya
Saya
Saya
Cnt
C0
Q3Q2Q1Q0
saya+1
= Cnt
MEMILIKI
Dir Dir
P3P2P1P0
Memuat
Mengatur ulang
Dir
0
(B)
C
Q
Q
C
D
Gambar 4.44. a) Rangkaian logika setengahnya
penambah/pengurang (HAS); b) aplikasi
Lengkapi tabel fungsi yang diberikan pada Tabel 4.16.
Tentukan jenis pencacah yang diterapkan oleh rangkaian Gambar 4.44(b).
halaman 170
158
Operasi
CK Setel Ulang
1
1
1
0
x
x
1
Memuat
Cnt Dir
x
1
x
0
1
x
0
1
0
0
x
1
x
x
0
Masukan
4.8. Solusi
S OLUSI 4.1.- Pengurang.
Pengurang penuh dapat diimplementasikan menggunakan setengah pengurang dan gerbang logika.
– Pengurang setengah:
Gambar 4.45 mengilustrasikan eksekusi operasi pengurangan sederhana. Merujuk
ke tabel kebenaran yang diberikan pada Tabel 4.17, kita dapat menyimpulkan persamaan logika setengahnya
pengurang sebagai berikut:
D=X·Y+X·Y=XY
[4.55]
B=X·Y
[4.56]
Y
BD
Perbedaan
Meminjam
x
Gambar 4.45. Contoh operasi pengurangan. Untuk versi warna
gambarnya, lihat www.iste.co.uk/ndjountche/electronics2.zip
Gambar 4.46 menggambarkan rangkaian logika dan simbol untuk setengah subtractor.
halaman 171
159
x
kamu
D
B
0
0
0
0
0
1
1
1
1
0
1
0
1
1
0
0
Tabel 4.17. Tabel kebenaran setengah pengurang
Pengurang
B
B
kamu
x
D
Setengah
x
kamu
D
(A)
(B)
Gambar 4.46. Half Subtractor (HS): a) rangkaian logika; b) simbol
– Pengurang penuh:
Pengurangan dengan pinjaman masuk dan pinjaman keluar ditunjukkan pada Gambar 4.47.
Tabel kebenaran yang diberikan pada Tabel 4.18 dapat digunakan untuk menurunkan persamaan logika lengkap
pengurang, sebagai berikut:
D=X·Y·Bi+X·Y·Bi+X·Y·Bi+X·Y·Bi
= (X · Y + X · Y ) · B i + (X · Y + X · Y ) · B i
= (X Y ) B i
[4.57]
B0=X·Y·Bi+X·Y·Bi+X·Y·Bi+X·Y·Bi
= X · Y + (X · Y + X · Y ) · B i
= X · Y + (X Y ) · B i
[4.58]
Gambar 4.48 menggambarkan rangkaian logika dan simbol pengurangan penuh.
-
B
0
D
Saya
Pinjam
Perbedaan
Pinjam
kamu
B
x
Gambar 4.47. Contoh operasi pengurangan. Untuk versi warna
gambarnya, lihat www.iste.co.uk/ndjountche/electronics2.zip
halaman 172
160
x
kamu
B saya
D
B0
0
0
0
0
0
0
0
1
1
1
0
1
0
1
1
0
1
1
0
1
1
0
0
1
0
1
0
1
0
0
1
1
0
0
0
1
1
1
1
1
Tabel 4.18. Tabel kebenaran dari sebuah pengurang penuh
Penuh
x
kamu
(A)
(B)
B saya
D
B0
x
kamu
S
B0
B saya
pengurang
Gambar 4.48. Pengurang penuh (FS): a) rangkaian logika; b) simbol
S OLUSI 4.2.- pembangkit pelengkap Two.
Berdasarkan tabel kebenaran rangkaian yang dapat menghasilkan komplemen dua, kita
buat peta Karnaugh yang sesuai untuk setiap output, seperti yang ditunjukkan pada Gambar 4.49.
Persamaan logika yang diperlukan untuk implementasi rangkaian dapat ditulis sebagai berikut:
– keluaran T 0 :
T0=B0
[4.59]
- output T 1 :
T1=B0·B1+B0·B1
=B0B1
[4.60]
halaman 173
161
1
B
0
B
2
B
0
B
3
B
0
B
2
B
0
B
1
B
2
B
1
B
2
B
1
1
1
1
3
B
0
B
2
B
0
B
3
B
0
B
2
B
0
B
1
B
2
B
1
B
2
B
1
1
(C)
1
1
1
1
1
(A)
00
01
00
01
11
10
B1
3
B
00
01
00
01
11
10
B1
3
B
11
10
11
10
1
1
1
1
1
1
(B)
00
01
00
01
11
10
B1
3
B
1
(D)
1
1
1
00
01
00
01
11
10
B1
3
B
1
1
1
11
10
1
1
1
1
11
1
1
1
10
3
Gambar 4.49. Peta Karnaugh: (a) T 0 ; (b) T 1 ; (c) T 2 ; (d) T 3 . Untuk sebuah warna
- output T 2 :
T2=B0·B2+B1·B2+B0·B1·B2
= (B 0 + B 1 ) · B 2 + (B 0 + B 1 ) · B 2
= (B 0 + B 1 ) B 2
[4.61]
- output T 3 :
T3=B0·B3+B1·B3+B2·B3+B0·B1·B2·B3
= (B 0 + B 1 + B 2 ) · B 3 + (B 0 + B 1 + B 2 ) · B 3
= (B 0 + B 1 + B 2 ) B 3
[4.62]
Rangkaian logika generator komplemen dua ditunjukkan pada Gambar 4.50.
S OLUSI 4.3.- Pelaksanaan loop Jika-maka-lain.
Loop If-then-else dapat diimplementasikan dengan menggunakan multiplexer dan gerbang logika
(XNOR dan DAN).
halaman 174
162
T0
T1
T2
T3
B1
B2
B0
B3
1
P
1
Q
0
1
x
kamu
Z
P
0
Q
0
Gambar 4.51. Implementasi perulangan If-then-else
Rangkaian logika yang sesuai direpresentasikan pada Gambar 4.51, di mana
bagian perbandingan terdiri dari gerbang logika XNOR dan AND.
S OLUSI 4.4.- penambah penuh.
Menganalisis rangkaian logika yang diusulkan kita dapat memperoleh:
E = X · Y + (X + Y ) · C i = X · Y + (X + Y ) · C i
(= C 0 )
[4.63]
F = X · Y · C i + (X + Y + C i ) · E = X · Y · C i + (X + Y + C i ) · E
= X · Y · C i + (X + Y + C i ) · [X · Y + (X + Y ) · C i ]
= X · Y · C i + (X + Y + C i ) · (X · Y + X · C i + Y · C i )
=X·Y·Ci+X·Y·Ci+X·Y·Ci+X·Y·Ci
(= S)
[4.64]
karena E = C 0 dan F = S, itu adalah FA.
halaman 175
163
S OLUSI 4.5.- Pelaksanaan FA menggunakan 4: 1 multiplexer.
Persamaan logika dari FA diberikan oleh:
S = (A · B + A · B) · C i + (A · B + A · B) · C i
C i+1 = A · B + (A · B + A · B) · C i
[4.65]
Mereka dapat diimplementasikan menggunakan multiplexer 4: 1 jika didekomposisi sebagai
berikut:
S = (A · B) · C i + (A · B) · C i + (A · B) · C i + (A · B) · C i
C 0 = (A · B) · 0+(A · B) · C i + (A · B) · C i + (A · B) · 1
[4.66]
Gambar 4.52 menggambarkan rangkaian logika FA berdasarkan multiplexer 4:1.
4:1
0
E=1
10
01
00
11
S
E=1
0
1
A
B
10
01
00
11
C saya
MUX
4:1
MUX
C
Gambar 4.52. Sirkuit logika dari penambah penuh

S OLUSI 4.6.- Adder selama lima nomor 1-bit.
Untuk menambahkan lima angka 1-bit, seperti yang ditunjukkan pada Gambar 4.53(a), kita dapat menggunakan rangkaian
logika
dari Gambar 4.53(b), yang terdiri dari dua FA dan satu HA.
(A)
1
S2
S0
S0
S1
S2
G
H
FA
S
C i+1
C saya
A
B
D
E
C
HA
S
A
B
FA
S
C i+1
C saya
A
B
F
(B)
D
E
F
G
H
+
S
Gambar 4.53. a) Operasi penambahan; b) rangkaian logika penambah
halaman 176
164
S OLUSI 4.7.- Unit Logic.
Analisis rangkaian unit logika dapat menghasilkan persamaan berikut:
F=S0·A·B+S1·A·B+S2·A·B+S3·A·B
[4.67]
Tabel 4.19 menunjukkan tabel fungsi unit logika. Dengan bijaksana memilih
pilih sinyal S 0 , S 1 , S 2 dan S 3 , kita dapat mengimplementasikan semua fungsi logika dua variabel.
Itu adalah:
22
2 = 16 fungsi
S3
S2
S1
S0
F(A, B)
0
0
0
0
0
0
0
0
1
A·B
0
0
1
0
A·B
0
0
1
1
A
0
1
0
0
A·B
0
1
0
1
B
0
1
1
0
AB
0
1
1
1
A+B
1
0
0
0
A·B
1
0
0
1
AB
1
0
1
0
B
1
0
1
1
A+B
1
1
0
0
A
1
1
0
1
A+B
1
1
1
0
A+B
1
1
1
1
1
Tabel 4.19. Tabel fungsi unit logika
S OLUSI 4.8.- Unit Aritmatika.
Unit aritmatika diimplementasikan menggunakan FA yang persamaan logikanya mengambil
membentuk:
S = F = (X · Y + X · Y ) · C i + (X · Y + X · Y ) · C i
C 0 = X · Y + (X · Y + X · Y ) · C i
[4.68]
halaman 177
165
di mana:
X=A·S1+A·S0
Y=B·S1·S0+B·S1
Rangkaian logika unit aritmatika digambarkan pada Gambar 4.54.
4:1
Saya
S
1
S
0
10
01
00
11
0
B
B
B
kamu
C0
F
x
FA
A
S
1
S
0
MUX
C
Gambar 4.54. Sirkuit aritmatika
S OLUSI 4.9.- BCD penambah.
Jumlah dua bilangan BCD bervariasi dari 0 10 = 00000 2 (0000+0000) hingga 19 10 =
10011 2 (1001 + 1001 + 1), seperti terlihat pada tabel fungsi Tabel 4.20.
Angka BCD hanya bervariasi dari 0 10 = 0000 2 hingga 9 10 = 1001 2 , dan koreksinya adalah
diperlukan untuk angka yang lebih besar dari 9.
Koreksi terdiri dari menambahkan 6 10 = 0110 2 ke jumlah yang salah dari 10 ke
19.
Jumlah yang lebih besar dari 15 dapat diidentifikasi dengan C 4 = 1, sedangkan untuk jumlah yang bervariasi dari
10 sampai 15, kita memiliki S 3 = 1, baik S 2 = 1 atau S 1 = 1, atau keduanya.
Ekspresi logika untuk keluaran carry, C
n+1
0
, yang memungkinkan pendeteksian
jumlah yang lebih besar dari 9, dengan demikian diberikan oleh:
C
n+1
0
= C 4 + S 3 · (S 2 + S 1 )
halaman 178
166
Untuk jumlah tertentu S 3 S 2 S 1 S 0 , kita memiliki:
Σ3Σ2Σ1Σ0=
(
S 3 S 2 S 1 S 0 + 0000 jika C n+1
0
=0
S 3 S 2 S 1 S 0 + 0110 jika C n+1
0
=1
Desimal
Biner
BCD
C4S3S2S1S0
C0+Σ3Σ2Σ1Σ0
0
00000
0 + 0000
1
00001
0 + 0001
2
00010
0 + 0010
3
00011
0 + 0011
4
00100
0 + 0100
5
00101
0 + 0101
6
00110
0 + 0110
7
00111
0 + 0111
8
01000
0 + 1000
9
01001
0 + 1001
10
01010
1 + 0000
11
01011
1 + 0001
12
01100
1 + 0010
13
01101
1 + 0011
14
01110
1 + 0100
15
01111
1 + 0101
16
10000
1 + 0110
17
10001
1 + 0111
18
10010
1 + 1000
19
10011
1 + 1001
Tabel 4.20. Tabel fungsi penambah BCD
Rangkaian koreksi direpresentasikan pada Gambar 4.55.
n+
S1
S2
3
S
C4
1
C0
Gambar 4.55. Sirkuit koreksi
halaman 179
167
S OLUSI 4.10.- Analisis rangkaian logika.
Analisis rangkaian logika (lihat Gambar 4.56) dapat menghasilkan logika berikut:
persamaan:
A = (X 0 + Y 0 )+(X 1 + Y 1 )
[4.69]
B = X 0 · Y 0 (X 1 + Y 1 ) + X 1 (X 1 + Y 1 )
[4.70]
C = X 0 · Y 0 (X 1 + Y 1 ) + X 1 (X 1 + Y 1 )
[4.71]
0
0
1
0
1
A (X=Y)
B (X<Y)
C (X>Y)
Y1
Y0
X1
x
Gambar 4.56. Pembanding dua bit
Ini adalah pembanding dua bit. Kita dapat memverifikasi bahwa C = A + B (atau bahwa dua dari
keluaran selalu merupakan pelengkap logika dari keluaran lainnya).
S OLUSI 4.11.- cascadable pembanding sel.
Output dari komparator didefinisikan dengan cara berikut:
O A>B = 1 jika A>B atau (A = B dan I A>B = 1)
O A=B = 1 jika A = B dan I A=B = 1
O AB
O A=B
O AB
saya A=B
saya AB
saya A=B
saya AB = A · I A>B + B · I A>B + A · B
= (A + B) · I A>B + A · B
O A=B = (A · B + A · B) · I A=B
= (A + B) · (A + B) · I A=B
O AB
Saya
A>B
Saya
saya AB ; b) O A=B ; c.O A<B . Untuk sebuah warna
Rangkaian logika yang berbeda dari komparator cascadable ditunjukkan pada Gambar 4.58.
S OLUSI 4.12.- cascadable pembanding.
Sebuah komparator n-bit diimplementasikan dengan menghubungkan sel-sel komparator 1-bit dan
jaringan keluaran secara seri.
Ketika bit sama dengan kiri sel i, x i y i = 00, dan jika A sama dengan
B, maka x i+1 y i+1 = 00. Namun, ketika x i y i = 00, jika AB = 10, maka
bahwa x i+1 y i+1 = 01 dan A>B, dan jika, sebaliknya, AB = 01, maka kita memiliki
x i+1 y i+1 = 10 dan A<B.
halaman 181
169
B
A=B
O AB
A>B
Saya
saya AB
O AB
Saya
(B)
AB
(A)
A
HAI
Gambar 4.58. Pembanding kaskade

Ketika hubungan superioritas, x i y i = 01, dibuat di sebelah kiri sel
i, untuk sembarang nilai A dan B, kita memiliki x i+1 y i+1 = 01 dan A>B.
Demikian pula, ketika hubungan inferioritas x i y i = 10, dibuat di sebelah kiri
sel i, berapa pun nilai A dan B, kita memiliki x i+1 y i+1 = 10 dan A<B.
Tabel 4.22 memberikan tabel kebenaran komparator. Persamaan logika untuk
sinyal x i+1 dan y i+1 yang diperoleh dari peta Karnaugh pada Gambar 4.59 diberikan oleh:
x i+1 = x i + A · B · y i
[4.72]
y i+1 = y i + A · B · x i
[4.73]
Untuk keluaran komparator, persamaan logika berikut dapat diturunkan dari:
Peta Karnaugh ditunjukkan pada Gambar 4.60:
O A>B = x i+1 · y i+1
[4.74]
O A=B = x i+1 · y i+1
[4.75]
O A<B = x i+1 · y i+1
[4.76]
Gambar 4.61 menggambarkan rangkaian logika yang diperoleh dari persamaan logika
sel pembanding dan bagian keluaran.
Ketika kedua angka A dan B dikodekan dengan n bit, operasi perbandingan dimulai
dengan bit signifikasi terbanyak: A n−1 dan B n−1 .
halaman 182
170
x saya
y saya
A
B
x i+1
y i+1
O A>B
O A=B
O A<B
0
0
0
0
0
0
0
1
0
0
0
0
1
1
0
0
1
0
0
0
1
0
0
1
0
1
0
0
0
1
1
0
0
0
1
0
0
1
0
0
0
1
1
0
0
0
1
0
1
0
1
1
0
0
0
1
1
0
0
1
1
0
0
0
1
1
1
0
1
1
0
0
1
0
0
0
1
0
0
0
1
1
0
0
1
1
0
0
0
1
1
0
1
0
1
0
0
0
1
1
0
1
1
1
0
0
0
1
1
1
0
0
x
x
0
0
0
1
1
0
1
x
x
0
0
0
1
1
1
0
x
x
0
0
0
1
1
1
1
x
x
0
0
0
Tabel 4.22. Tabel kebenaran untuk komparator
AB
Saya
yi
1
0
0
0
x
x
x
x
1
1
1
1
0
0
0
0
00
01
11
10
00
01
11
10
yi
xi
xi
(A)
0
0
0
x
x
x
x
0
0
0
0
1
1
1
00
01
11
10
00
01
11
10
(B)
1
1
yi
xi
xi
A
AB
B
B
A
kamu
Gambar 4.59. Peta Karnaugh: a) x i+1 = x i + A · B · y i ;

b) y i+1 = y i + A · B · x i . Untuk versi warna gambar, lihat
S OLUSI 4.13.- Analisis rangkaian logika.
Dengan menganalisis rangkaian logika yang diusulkan, kita dapat memperoleh logika berikut:
persamaan:
G=N·V+N·V·Z
[4.77]
E=Z
[4.78]
halaman 183
171
dan:
L=NV
[4.79]
Tabel 4.23 merupakan tabel kebenaran dari rangkaian ini, dimana A = A 1 A 0 dan B =
B1B0.
saya+1
saya+1
kamu
saya+1
kamu
saya+1
kamu
saya+1
kamu
saya+1
kamu
saya+1
1
0
0
1
0
1
(A)
0
0
0
0
0
1
0
1
(B)
1
0
0
0
0
1
0
1
(C)
0
1
x i+1
x i+1
x i+1
x i+1
x i+1
x
kamu
Gambar 4.60. Peta Karnaugh: a) O A>B = x i+1 · y i+1 ;
b) O A=B = x i+1 · y i+1 , (c) O AB
HAI
O A=B
y saya
(A)
x saya
(B)
A
Gambar 4.61. Rangkaian logika: a) sel pembanding; b) bagian keluaran

Perhatikan bahwa G = O A>B , E = O A=B dan L = O A<B , kita dapatkan:
G=E+L
[4.80]
Gambar 4.62 menunjukkan rangkaian logika komparator untuk bilangan bertanda 4-bit.
S OLUSI 4.14.- Aritmatika dan logic unit.
Analisis suatu tahapan dalam ALU menghasilkan persamaan logika sebagai berikut:
F = (S 2 · C i ) (A S 0 ) (S 1 · B) + S 2 · S 1 · B
[4.81]
dan:
C i+1 = (S 2 · C i ) · [(A S 0 ) (S 1 · B)] + S 2 · (S 1 · B) · (A S 0 )
[4.82]
halaman 184
172
A1
A0
B1
B0
C2S1S0
Z
n
V
G
E
L
0
0
0
0
100
1
0
0
0
1
0
A=B
0
0
0
1
011
0
1
0
0
0
1
AB
0
0
1
1
001
0
0
0
1
0
0
A>B
0
1
0
0
101
0
0
0
1
0
0
A>B
0
1
0
1
100
1
0
0
0
1
0
A=B
0
1
1
0
011
0
1
1
1
0
0
A>B
0
1
1
1
010
0
1
1
1
0
0
A>B
1
0
0
0
110
0
1
0
0
0
1
AB
1
1
1
1
100
1
0
0
0
1
0
A=B
Tabel 4.23. Tabel kebenaran komparator
L
B
S0
S1
S2
V
n
Z
E
G
C4
S3
3
A
FA
S
C i+1
C saya
A
B
3
B
0
A
1
1
A
2
A
FA
S
C i+1
C saya
FA
S
C i+1
C saya
FA
S
C i+1
C saya
A
B
A
B
A
B
2
B
1
B
0
Gambar 4.62. Sirkuit logika dari komparator 4-bit

Ekspresi untuk F dan C i+1 memiliki istilah yang sama. Ini membantu mengurangi
jumlah gerbang logika dalam implementasi yang dihasilkan.
Tabel 4.24 memberikan tabel fungsi ALU.
halaman 185
173
S2S1S0
F
C i+1
Operasi
Transfer (C i = 0) atau
000
ACi
A·Ci
Menaikkan (C i = 1) dari A
komplemen 1 (C i = 0) atau
001
ACi
A·Ci
komplemen 2 (C i = 1) dari A
010
ABCi
C i · (A B) + A · B
A ditambah B ditambah 1 jika C i = 1
011
ABCi
C i · (A B) + A · B
B dikurangi A jika C i = 1
100
A
0
Transfer A
101
A
0
Komplemen dari A
110
A+B
0
A ATAU B
111
A+B
0
Komplemen dari A ATAU B
Tabel 4.24. Tabel fungsi unit aritmatika dan logika
S OLUSI 4.15.- Programmable logika sirkuit.
Analisis rangkaian logika yang dapat diprogram dapat membantu mengekstraksi perbedaan
rangkaian ekivalen untuk menjalankan fungsi aritmatika (penjumlahan/pengurangan, mutlak
nilai, minimum dan maksimum) seperti yang ditunjukkan pada Gambar 4.63.
Tabel fungsi rangkaian logika ini diberikan pada Tabel 4.25.
S2
S1
S0
Operasi
F(A, B)
0
0
1
Tambahan
A+B
1
0
0
Nilai mutlak
|B|
1
0
1
Pengurangan
AB
1
1
0
Minimum
menit(A, B)
1
1
1
Maksimum
maks (A, B)
halaman 186
174
B
0
Ci
S2
C0
Ci
C0
Ci
C0
Ci
A+B
S
x
kamu
AC
S
x
kamu
AC
0
1
S
x
kamu
AC
0
1
(D)
menit(A,B)
maks(A,B)
S
x
kamu
AC
0
1
A
B
(B)
|B|
A B jika S 2 = 1
jika S 2 = 0
(A)
(C)
0
B
1
A
B
A
C
1
Gambar 4.63. Rangkaian logika yang dapat diprogram: a) penambah/pengurang;
b) nilai mutlak; c) minimal; d) maksimum
S OLUSI 4.16.- dua arah counter.
Analisis counter dapat menghasilkan persamaan logika berikut:
Q+
0
= (Q 0 Dir) · Beban + P 0 · Beban
[4.83]
Q+
1
= (Q 1 C 0 ) · Beban + P 1 · Beban
[4.84]
Q+
2
= (Q 2 C 1 ) · Beban + P 2 · Beban
[4.85]
Q+
3
= (Q 3 C 2 ) · Beban + P 3 · Beban
[4.86]
RCO = Dir · Q 3 · C 2 + Dir · Q 1 · C 2
[4.87]
di mana:
C 0 = Dir · Q 0 · Cnt + Dir · Q 0 · Cnt
[4.88]
C 1 = Dir · Q 1 · C 0 + Dir · Q 1 · C 0
[4.89]
C 2 = Dir · Q 2 · C 1 + Dir · Q 2 · C 1
[4.90]
halaman 187
175
Tabel 4.26 menyajikan tabel fungsi pencacah. Penghitungan diaktifkan oleh
Sinyal Cnt tergantung pada arah yang ditentukan oleh sinyal Dir. Mengatur Beban
sinyal ke 1 memastikan pemuatan data dan penonaktifan penghitungan, saat mengatur ulang
sinyal Beban ke 0 memungkinkan penghitung beroperasi secara normal.
Ini adalah penghitung modulo 10.
Hitung mundur
CK Setel Ulang
1
1
1
0
x
x
1
Memuat
Cnt Dir
x
1
x
0
1
x
0
1
0
0
x
1
x
x
0
Memuat
Menghitung
Masukan
Operasi
Memegang
Mengatur ulang
halaman 188
halaman 189
5
Teknologi Sirkuit Terpadu Digital
5.1. pengantar
Beberapa keluarga teknologi telah dikembangkan untuk manufaktur terintegrasi
sirkuit, yang paling populer adalah logika transistor-transistor (TTL) dan komplementer
semikonduktor oksida logam (CMOS). Teknologi TTL menggunakan transistor bipolar,
sedangkan teknologi CMOS didasarkan pada transistor efek medan MOS.
Teknologi yang dipilih berdampak pada karakteristik fisik dan listrik
sirkuit (kecepatan, kepadatan integrasi, konsumsi daya, kipas masuk, kipas keluar, dll.).
Gerbang logika, oleh karena itu, bukanlah komponen yang ideal. Dalam praktiknya, karakteristik mereka membatasi
kinerja mereka.
5.2. Karakteristik teknologi
Dengan tersebar luasnya integrasi skala kecil, skala menengah
integrasi dan chip integrasi skala besar, penting untuk memahami listrik
karakteristik sebagian besar keluarga besar (TTL dan CMOS) dari sirkuit terpadu.
5.2.1. Tegangan suplai
Nilai nominal tegangan suplai untuk komponen TTL adalah 5 V, dan untuk
Komponen CMOS saat ini 3,3 V dan terus menurun dengan
mengecilnya ukuran transistor.
halaman 190
178
5.2.2. Level logika
Level tegangan yang terkait dengan setiap status logika bervariasi tergantung pada
teknologi. Gambar 5.1 memberikan representasi level logika TTL dan
komponen CMOS.
Memasukkan
2
0.8
logika 0
0
2.4
logika 0
0.4
5
Keluaran
5
logika 1
2
0.8
logika 0
0
3.3
Keluaran
2.4
logika 1
logika 0
0.4
logika 1
Memasukkan
TTL
CMOS
0
0
3.3
Tidak terdefinisi
logika 1
Gambar 5.1. Level logika komponen TTL dan CMOS
5.2.3. Kekebalan terhadap kebisingan
Sinyal yang tidak diinginkan (gangguan elektromagnetik, fluktuasi tegangan suplai,
variasi karena kopling parasit atau disebabkan oleh agitasi termal muatan
pembawa) yang timbul dalam sirkuit listrik disebut "kebisingan" dan dengan memodifikasi
penundaan propagasi atau tingkat logika sinyal, ini mungkin menjadi hambatan untuk
operasi rangkaian logika.
Agar kinerjanya tetap tidak terpengaruh oleh kebisingan, rangkaian logika harus:
menunjukkan kekebalan tertentu terhadap kebisingan. Dua nilai digunakan untuk menunjukkan margin kebisingan
dalam rangkaian logika: margin kebisingan tingkat tinggi dan margin kebisingan tingkat rendah.
Berdasarkan level logika input dan output yang ditunjukkan pada Gambar 5.2, noise yang berbeda
margin dapat ditentukan sebagai berikut:
– margin kebisingan tingkat tinggi:
V NH = V OH - V IH
[5.1]
di mana tegangan minimum yang diperlukan untuk tingkat tinggi pada input dan output adalah
ditunjuk oleh V IH dan V OH , masing-masing;
– margin kebisingan tingkat rendah:
V NL = V IL - V OL
[5.2]
halaman 191
179
di mana V IL dan V OL masing-masing menunjukkan tegangan maksimum untuk input dan
hasil.
OL
Tidak terdefinisi
logika 0
logika 1
V IL
V IH
Memasukkan
logika 0
Keluaran
logika 1
V OH
V
Gambar 5.2. Level logika input dan output
5.2.4. Penundaan propagasi
Sinyal logika yang melewati rangkaian logika dikenakan penundaan propagasi.
Oleh karena itu, ada perbedaan antara saat input berubah status dan
instan output berubah status. Tergantung pada tepi sinyal, dua jenis:
penundaan propagasi dapat didefinisikan:
– t P LH : delay propagasi sesuai dengan transisi dari rendah ke tinggi;
– t PHL : delay propagasi yang sesuai dengan transisi dari tinggi ke rendah.
5.2.5. Konsumsi daya listrik
Daya listrik didefinisikan sebagai produk tegangan dan arus listrik. Dia
konstan di seluruh rentang frekuensi operasional untuk teknologi TTL dan bervariasi
dengan frekuensi untuk teknologi CMOS, seperti yang ditunjukkan pada Gambar 5.3.
5.2.6. Fan-out atau faktor beban
Ketika sinyal keluaran dari suatu gerbang logika dihubungkan ke masukan dari gerbang-gerbang yang lain,
beban berkembang di gerbang mengemudi. Ada batasan jumlah input yang
output dapat dengan aman mengemudi. Batas ini disebut fan-out of the gate.
Dalam teknologi TTL, peningkatan beban output dapat menyebabkan peningkatan
konsumsi daya dan pengurangan margin kebisingan tingkat rendah.
halaman 192
180
Kekuasaan
CMOS
TTL
Frekuensi
0
0
Gambar 5.3. Konsumsi daya listrik komponen TTL dan CMOS
Dalam teknologi CMOS, faktor beban tergantung pada operasi maksimum
frekuensi. Semakin sedikit gerbang logika yang terhubung ke output, semakin tinggi maksimumnya
frekuensi.
5.3. Keluarga logika TTL
5.3.1. Transistor sambungan bipolar
Transistor persimpangan bipolar (BJT) adalah komponen aktif yang ada di semua TTL
sirkuit. Gambar 5.4 menggambarkan BJT. Transistor bipolar memiliki tiga terminal: basis,
emitor dan kolektor. Ini terdiri dari dua persimpangan: persimpangan basis-emitor dan
persimpangan basis-kolektor.
(A)
Kolektor (C)
Dasar (B)
emitor (E)
Kolektor (C)
Dasar (B)
emitor (E)
(B)
Gambar 5.4. a) npn dan b) transistor sambungan bipolar pnp
Secara umum, transistor yang digunakan dalam rangkaian logika beroperasi dalam mode komutasi, sebagai:
ditunjukkan pada Gambar 5.5.
Ketika tegangan yang diterapkan pada basis lebih tinggi dari tegangan basis-emitor, yang
adalah dari urutan 0,7 V, dan ketika intensitas arus di pangkalan cukup,
halaman 193
181
transistor mulai menghantarkan arus dan kemudian mencapai keadaan saturasi. Dalam keadaan ini,
transistor bertindak sebagai saklar tertutup antara kolektor dan emitor.
Ketika tegangan input di basis lebih rendah dari 0,7 V, transistor dalam keadaan
daerah cut-off dan kemudian bertindak sebagai saklar terbuka antara kolektor dan emitor.
Transistor BJT juga dapat beroperasi sebagai penguat. Dalam hal ini, itu setara dengan
sumber arus non-ideal yang dikendalikan oleh arus.
Harus dicatat bahwa transistor pnp beroperasi dengan tegangan polarisasi
terbalik terhadap transistor npn.
+V
Saya
Pada
V CC
V CC
(B)
0
Mati
R
R
(A)
V CC
R
V CC
R
Gambar 5.5. Pengoperasian transistor bipolar
5.3.2. Gerbang NAND TTL
Gerbang NAND dalam keluarga logika TTL ditunjukkan pada Gambar 5.6. transistornya,
Q 1 , memiliki dua emitor; akibatnya, ada dua persimpangan emitor-basis yang dapat mengatur Q 1
ke keadaan konduksi. Transistor Q 2 memainkan peran sebagai pembagi fasa dan bagian,
Q 3 - D 1 - Q 4 , yang merupakan tahap keluaran disebut tahap tiang totem.
4.0 k
1,0 k
1,6 k
D P1
D P2
R3
130
V CC
Q1
R
R2
Q3
D1
Q4
R4
Q2
1
Masukan B
Masukan A
Keluaran
Gambar 5.6. Gerbang NAND TTL (D p1 dan D p2 adalah dioda proteksi)
halaman 194
182
Rangkaian ekivalen yang ditunjukkan pada Gambar 5.7 diperoleh dengan mengganti transistor
Q 1 dengan rangkaian dioda ekivalennya. Dioda D 2 dan D 3 bersesuaian dengan basis-emitor
persimpangan dan D 4 sesuai dengan persimpangan basis-kolektor.
4.0 k
1,0 k
4.0 k
1,0 k
1,6 k
1,6 k
R3
130
V
B=0V
A=5V
R3
130
V CC
Keluaran (Rendah)
B=5V
A=5V
Pada
Pada
Pada
Mati
Mati
Mati
Pada
Mati
(A)
(B)
D2
D3
D4
R1
R2
Q3
D1
Q4
R4
Q2
D3
D2
D4
R1
R2
Q3
D1
Q4
R4
Q2
CC
Mati
Mati
Mati
Pada
Keluaran (Tinggi)
Gambar 5.7. Sirkuit ekivalen dari gerbang NAND TTL. Untuk versi warna
dari gambar ini, lihat www.iste.co.uk/ndjountche/electronics2.zip
Untuk Gambar 5.7(a), kedua input berada pada level tinggi. Arus input sangat
lemah. Transistor Q 3 dimatikan dan Q 4 konduksi sehingga tegangan keluaran lebih rendah
dari 0,4 V.
Sinyal keluaran yang diberikan oleh rangkaian ekivalen pada Gambar 5.7(b) berada pada tegangan tinggi
tingkat. Dalam hal ini, input A atau B dapat diatur ke level rendah, atau kedua input (A dan B)
juga dapat diatur ke level rendah pada saat yang bersamaan. Transistor, Q 3 , melakukan sementara Q 4 adalah
matikan. Tegangan keluaran, dengan demikian, lebih besar dari 2,4 V.
N OTE 5.1.– Ada jenis output lain di sirkuit terpadu TTL: open
keluaran kolektor. Dalam hal ini, polarisasi eksternal terkait dengan tegangan suplai
sumber, V CC , harus dihubungkan ke kolektor transistor keluaran untuk mendapatkan
mengoreksi level logika rendah dan tinggi.
N OTE 5.2.– Dalam teknologi TTL, input yang tidak digunakan atau mengambang bertindak sebagai level logika tinggi
karena itu sesuai dengan persimpangan basis-emitor terpolarisasi terbalik.
5.3.3. Sirkuit TTL terintegrasi
Versi berbeda dari sirkuit TTL telah dikembangkan untuk memenuhi persyaratan
aplikasi yang semakin beragam:
– 74-Standar TTL;
– 74S-Schottky TTL;
halaman 195
183
– 74F-TTL Cepat.
5.4. Keluarga logika CMOS
5.4.1. transistor MOSFET
Transistor efek medan semikonduktor oksida logam (MOSFET) dapat memainkan peran:
sakelar aktif di sirkuit digital CMOS.
Simbol untuk transistor MOSFET n-channel dan p-channel diberikan dalam:
Gambar 5.8. Transistor MOSFET memiliki terminal berikut: gerbang, tiriskan, sumber dan
substrat (atau tubuh). Secara umum, tubuh terhubung ke sumbernya.
Gerbang (G)
Sumber (S)
Tiriskan (D)
(A)
Sumber (S)
Tiriskan (D)
(B)
Substrat
Substrat
Gerbang (G)
Gambar 5.8. n-channel a) dan p-channel b) transistor MOSFET
Ketika tegangan gerbang transistor MOSFET n-channel lebih tinggi dari tegangan tertentu
tegangan ambang, transistor melakukan dan idealnya bertindak sebagai saklar tertutup antara
saluran dan sumber. Ketika tegangan gerbang menjadi sama dengan nol, transistor adalah
dimatikan dan bertindak sebagai saklar terbuka. Dalam hal ini, resistansi saluran adalah
pesanan 10 10 . Operasi ini diilustrasikan pada Gambar 5.9.
DD
Pada
V DD
S
D
(A)
3,3 V
G
V DD
V DD
Mati
D
S
(B)
0V
G
V
Gambar 5.9. Pengoperasian transistor MOSFET n-channel
Dalam operasi dinamis, transistor MOSFET setara dengan sumber arus
dikendalikan oleh tegangan dan yang operasinya sangat dipengaruhi oleh parasit
kapasitansi.
Transistor MOSFET saluran-p beroperasi dengan polaritas tegangan yang:
berlawanan dengan transistor MOSFET n-channel, seperti yang diilustrasikan pada Gambar 5.10.
halaman 196
184
DD
Pada
V DD
D
S
0V
G
(A)
V DD
Mati
S
D
3,3 V
G
(B)
V DD
V
Gambar 5.10. Cara kerja transistor MOSFET saluran-p
5.4.2. Gerbang logika CMOS
Teknologi CMOS dicirikan oleh kepadatan integrasi tinggi dan daya rendah
konsumsi.
Inverter dapat diimplementasikan seperti yang ditunjukkan pada Gambar 5.11(a). Terdiri dari dua
transistor komplementer (n-channel dan p-channel). Ketika sinyal input mengasumsikan
tingkat tinggi, transistor M 1 berjalan saat M 2 dimatikan, dan output mengambil
tingkat rendah. Ketika tingkat logika sinyal input rendah, transistor M 1 adalah
dimatikan sementara M 2 melakukan, dan output mengasumsikan tingkat tinggi. tabel kebenaran
dari inverter diilustrasikan pada Tabel 5.1.
A
kamu
B
A
kamu
B
A
kamu
kamu
kamu
A
kamu
B
A
A
B
(A)
(B)
(C)
DD
M2
M2
M3
V DD
M4
M2
M1
M3
M4
V DD
V
M1
M1
Gambar 5.11. Gerbang logika CMOS: a) inverter; b) gerbang NAND;
c) Gerbang NOR
Gerbang NAND dapat diimplementasikan seperti yang ditunjukkan pada Gambar 5.11(b). Terdiri dari empat
transistor: dua transistor n-channel dihubungkan secara seri sedangkan dua
transistor p-channel dihubungkan secara paralel. Tabel kebenaran yang diberikan pada Tabel 5.2
merangkum operasi gerbang NAND.
halaman 197
185
A
M1
M2
kamu
Rendah
Mati
Pada
Tinggi
Tinggi
Pada
Mati
Rendah
Tabel 5.1. Tabel kebenaran inverter
A
B
M1
M2
M3
M4
kamu
Rendah
Rendah
Mati Mati
Pada
Pada
Tinggi
Rendah
Tinggi
Pada
Mati
Pada
Mati Tinggi
Tinggi
Rendah
Mati
Pada
Mati
Pada
Tinggi
Tinggi
Tinggi
Pada
Pada
Mati Mati
Rendah
Tabel 5.2. Tabel kebenaran gerbang NAND
Rangkaian yang dapat digunakan untuk mengimplementasikan gerbang NOR ditunjukkan pada Gambar 5.11(c).
Ini terdiri dari empat transistor: dua transistor n-channel terhubung di
paralel, sedangkan dua transistor saluran-p dihubungkan secara seri. Oleh karena itu,
sirkuit ganda dari sirkuit gerbang NAND. Tabel 5.3 menjelaskan operasi dari
gerbang NOR.
A
B
M1
M2
M3
M4
kamu
Rendah
Rendah
Mati Mati
Pada
Pada
Tinggi
Rendah
Tinggi
Pada
Mati Mati
Pada
Rendah
Tinggi
Rendah
Mati
Pada
Pada
Mati
Rendah
Tinggi
Tinggi
Pada
Pada
Mati Mati
Rendah
Tabel 5.3. Tabel kebenaran gerbang NOR
N OTE komponen 5.3.- CMOS mungkin akan rusak oleh sengatan listrik. Dia,
oleh karena itu, penting untuk mengambil tindakan pencegahan saat menanganinya (busa konduktif, khusus
gelang terhubung ke resistansi seri bernilai tinggi).
5.5. Gerbang logika saluran terbuka
Dalam sistem mikroprosesor, adalah umum untuk menghubungkan output dari beberapa
gerbang logika ke kabel interkoneksi tunggal. Seperti penggunaan gerbang logika konvensional
tidak mungkin dalam kasus ini, salah satu solusi yang mungkin adalah menggunakan logika open drain
gerbang. Ekspresi open drain menandakan bahwa output transistor drain mengambang
dan harus dihubungkan melalui resistor eksternal ke tegangan suplai.
halaman 198
186
Dalam teknologi CMOS, gerbang NAND terdiri dari dua transistor n-channel
membentuk jaringan yang dimuat oleh dua transistor p-channel. Saluran terbuka NAND
gerbang diimplementasikan, seperti yang ditunjukkan pada Gambar 5.12(a), dengan menekan beban (saluran-p
transistor) untuk membiarkan saluran keluaran transistor mengambang. Dalam prakteknya, untuk mengimplementasikan
Fungsi logika NAND, resistor pull-up sering dihubungkan ke output, seperti yang digambarkan
pada Gambar 5.12(b).
(B)
B
A
kamu
A
B
kamu
(A)
R
B
A
kamu
1
V DD
M
M2
Gambar 5.12. a) Sirkuit dan simbol gerbang NAND saluran terbuka;
b) implementasi gerbang NAND
Tabel kebenaran gerbang NAND open drain diberikan pada Tabel 5.4, sedangkan Tabel 5.5
menunjukkan tabel kebenaran dari gerbang NAND yang sesuai.
A
B
M1
M2
kamu
Rendah
Rendah
Mati Mati Buka
Rendah
Tinggi
Pada
Mati Buka
Tinggi
Rendah
Mati
Pada
Membuka
Tinggi
Tinggi
Pada
Pada
Tinggi
Tabel 5.4. Tabel kebenaran gerbang NAND saluran terbuka
A
B
M1
M2
kamu
Rendah
Rendah
Mati Mati Tinggi
Rendah
Tinggi
Pada
Mati Tinggi
Tinggi
Rendah
Mati
Pada
Tinggi
Tinggi
Tinggi
Pada
Pada
Rendah
Tabel 5.5. Tabel kebenaran gerbang NAND
halaman 199
187
Beberapa gerbang pembuangan terbuka dapat dihubungkan ke resistor pull-up, seperti yang ditunjukkan pada:
Gambar 5.13(a). Dengan demikian, koneksi AND berkabel dibuat, ditandai dengan salah satu dari:
Y=A·B·C·D·E·F
[5.3]
=A·B+C·D+E·F
[5.4]
L2
L3
RD
RD
RD
R
L1
(A)
B
A
kamu
D
C
F
E
ID
(B)
V
V DD
DD
Gambar 5.13. Aplikasi: a) koneksi kabel DAN; b) driver LED

Gerbang pembuangan terbuka juga dapat digunakan untuk menerapkan dioda pemancar cahaya (LED)
pengemudi. Dalam kasus yang ditunjukkan pada Gambar 5.13(b), sinyal pengaktifan diwakili oleh EN,
dan setiap LED dinyalakan tergantung pada level logika dari sinyal yang sesuai
L k (k = 1, 2, 3).
Secara umum, penggunaan gerbang pembuangan terbuka menawarkan lebih banyak fleksibilitas dengan memungkinkan
untuk
penyesuaian setiap sinyal output dan keuntungan mengurangi jumlah
komponen. Namun, ukuran resistor pull-up dapat mempengaruhi rangkaian
presisi.
N OTE 5.4.– Dalam hal teknologi berdasarkan transistor bipolar, kita berbicara tentang open
kolektor.
5.5.1. Penyangga tiga keadaan
Secara umum, rangkaian buffer tiga keadaan digunakan untuk menghubungkan komponen yang berbeda ke a
bis. Selain level logika 0 dan 1, ia dapat mengambil status impedansi tinggi, z, yang
digunakan untuk memutuskan suatu komponen.
Gambar 5.14 menunjukkan simbol dan rangkaian logika, masing-masing, dari buffer tiga keadaan.
Ketika sinyal aktifkan E mengasumsikan status tinggi, salah satu transistor, M p atau M n ,
halaman 200
188
melakukan saat yang lain dimatikan, dan sinyal output mengambil status logika yang sama
sebagai sinyal masukan. Ketika level logika dari sinyal pengaktifan rendah, kedua transistor
dimatikan, sehingga memungkinkan output untuk mengambil keadaan impedansi tinggi. Kebenaran
tabel yang ditunjukkan pada Tabel 5.6 memberikan ringkasan operasi buffer tiga-negara.
G
E
x
G
E
x
H
(B)
(A)
kamu
H
x
kamu
E
kamu
Sn
Sp
DD
M
DD
n
P
V
M
V
Gambar 5.14. Penyangga tiga keadaan: a) simbol; b) rangkaian logika
E
x
G
H
Sp
Sn
kamu
Rendah
Rendah
Tinggi
Rendah
Membuka
Membuka
z
Rendah
Tinggi
Tinggi
Rendah
Membuka
Membuka
z
Tinggi
Rendah
Tinggi
Tinggi
Membuka
Tertutup
Rendah
Tinggi
Tinggi
Rendah
Rendah
Tertutup
Membuka
Tinggi
Tabel 5.6. Tabel kebenaran buffer tiga keadaan
Pin input/output (I/O) dua arah dapat diimplementasikan seperti yang ditunjukkan pada Gambar 5.15.
Ini terdiri dari dua buffer tiga negara dan gerbang logika. Ketika sinyal aktifkan, EN, adalah
set ke 0, data dapat ditransmisikan dari pin X ke pin Y, dan sebaliknya, tergantung
pada keadaan logika sinyal DIR.
5.5.2. Sirkuit terintegrasi CMOS
Beberapa versi sirkuit CMOS tersedia:
– seri cepat 74HC-CMOS (74HCT-CMOS kompatibel dengan keluarga TTL);
– seri 74AC-CMOS canggih (74ACT-CMOS kompatibel dengan TTL
keluarga);
– seri 74LV-CMOS bertegangan rendah.
halaman 201
189
DIR
x
ID
kamu
Gambar 5.15. Pin input/output dua arah
Di antara sirkuit CMOS yang ditawarkan oleh produsen, beberapa kompatibel dengan TTL
sirkuit sementara yang lain tidak.
5.6. Keluarga logika lainnya
Untuk memenuhi kendala lain, seperti kecepatan atau reprogrammability, lainnya
teknologi telah dikembangkan selain teknologi TTL dan CMOS.
– Keluarga logika berpasangan emitor (ECL): Keluarga logika berpasangan adalah bipolar
keluarga seperti keluarga TTL. Rangkaian logika ECL menggunakan tahap input dengan diferensial
amplifier, rangkaian polarisasi, dan tahap keluaran dengan pengikut emitor. ECL
keluarga jauh lebih cepat daripada keluarga TTL karena transistor tidak beroperasi di
daerah saturasi.
– Keluarga logika CMOS (EECMOS) yang dapat dihapus secara elektrik: logika EECMOS adalah
berdasarkan kombinasi teknologi CMOS dan NMOS. Hal ini terutama digunakan dalam
modul yang dapat diprogram ulang, yang dibangun di sekitar transistor MOS gerbang mengambang yang
dimuat atau dibongkar oleh arus eksternal.
5.7. Sirkuit antarmuka dari berbagai teknologi
Level input dan output dari rangkaian logika dapat bervariasi tergantung pada komponennya
teknologi dan tegangan suplai yang digunakan. Antarmuka gerbang logika mungkin lebih jauh
dibagi menjadi dua kategori: sirkuit antarmuka yang dapat beroperasi pada tegangan yang sama
tingkat dan antarmuka sirkuit yang beroperasi pada tingkat tegangan yang berbeda. pertama
kasus, sirkuit yang kompatibel dan dapat langsung terhubung, sedangkan di kedua
kasus, perlu untuk mengubah level tegangan.
Untuk menghubungkan dua rangkaian logika, beberapa kondisi harus dipenuhi:
1) tegangan V OH dari rangkaian penggerak harus lebih tinggi dari tegangan V IH
sirkuit pemuatan;
Halaman 202
190
2) tegangan V OL dari rangkaian penggerak harus lebih rendah dari tegangan V IL dari
sirkuit pemuatan;
3) tegangan output dari rangkaian penggerak tidak boleh melebihi tegangan input/output
toleransi rangkaian beban.
Antarmuka sirkuit TTL ke sirkuit CMOS menggunakan resistor diilustrasikan, sebagai:
sebagai contoh, pada Gambar 5.16(a), sedangkan Gambar 5.16(b) menunjukkan rangkaian CMOS yang terhubung
ke sirkuit TTL melalui buffer tiga keadaan yang dapat menggeser level logika.
DD
TTL
sirkuit
R
V CC
V
V CC
V DD
sirkuit
sirkuit
CMOS
TTL
(A)
(B)
sirkuit
CMOS
Gambar 5.16. Contoh interfacing: a) TTL-CMOS; b) CMOS-TTL

5.8. Latihan
E XERCISE 5.1.- Jawablah pertanyaan-pertanyaan berikut:
a) Ada empat ambang tegangan berbeda untuk keluarga logika TTL dan CMOS
keluarga logika:
- benar
- salah
b) Frekuensi sinyal input dari suatu komponen yang jalur kritisnya menimbulkan a
penundaan propagasi, t p , harus lebih rendah dari 1/t p :
- benar
- salah
c) Untuk aplikasi di mana kecepatan switching yang lebih tinggi diperlukan dan relatif tinggi
arus diperlukan untuk beban keluaran, gerbang logika CMOS lebih disukai daripada logika TTL
gerbang:
- benar
- salah
d) Keluarga logika ECL lebih cepat daripada keluarga TTL tetapi mengkonsumsi lebih banyak energi:
- benar
- salah
e) Input yang tidak digunakan untuk rangkaian logika harus dihubungkan baik ke tegangan suplai,
atau ke tanah, atau ke input yang digunakan:
- benar
- salah
f) Secara umum, transistor efek medan lebih cepat daripada transistor bipolar:
- benar
- salah
halaman 203
191
g) Penyerahan gerbang CMOS dengan hati-hati diperlukan karena:
- konstruksinya rapuh
- kekebalannya terhadap kebisingan tingkat tinggi
- kepekaannya terhadap muatan elektrostatik
- konsumsi energinya rendah.
h) Ketika frekuensi sinyal input untuk gerbang CMOS meningkat, rata-rata
konsumsi energi:
- berkurang
- meningkat
- tidak berubah.
i) Pengoperasian gerbang CMOS lebih andal daripada gerbang TTL di tempat yang bising
lingkungan karena:
- margin kebisingan yang lebih sempit
- kapasitansi input
- margin kebisingan yang lebih besar
- konsumsi energi rendah.
j) Arus tertinggi yang terkait dengan level input tinggi dan rendah adalah I IH dan
I IL , dan tingkat keluaran tinggi dan rendah masing-masing adalah I OH dan I OL ; dan dengan LxC
menunjukkan bilangan bulat terbesar yang kurang dari atau sama dengan x, jumlah maksimum
gerbang pemuatan yang dapat dikendarai oleh keluaran gerbang logika, seperti yang diberikan oleh rumus:
min(LI OH /I IH C, LI OL /I IL C)
tidak berlaku, dalam praktiknya, untuk keluarga CMOS, yang hanya dipengaruhi oleh
peningkatan penundaan propagasi yang disebabkan oleh peningkatan kapasitansi beban:
- benar
- salah
E LATIHAN 5.2.–Gerbang logika mana yang diimplementasikan oleh setiap rangkaian yang ditunjukkan pada
Gambar 5.17.
(A)
A
B
(B)
kamu
B
A
kamu
3
M3
M5
M2
M6
V DD
M4
M
V DD
5
M6
M2
M1
M4
M1
M
Gambar 5.17. Gerbang logika CMOS: a) gerbang AND; b) OR gerbang
E LATIHAN 5.3.– Tunjukkan bahwa rangkaian logika yang ditunjukkan pada Gambar 5.18(a) dan 5.18(b)
mengimplementasikan fungsi gerbang AND dan OR, masing-masing.
E XERCISE 5.4.- disipasi Power.
halaman 204
192
R
A
C
A
B
E
(A)
(C)
R
G
C
B
R
C
D
A
B
F
(B)
V
V
DD
DD
DD
V
Gambar 5.18. Rangkaian logika CMOS: a) Gerbang AND, b) Gerbang OR
Daya listrik yang dihamburkan oleh komponen TTL diberikan oleh:
P D = V CC I CC
[5.5]
di mana V CC adalah tegangan suplai dan I CC adalah arus yang mengalir melalui rangkaian.
Untuk komponen CMOS, daya listrik yang dihamburkan adalah jumlah dari dinamis dan
kontribusi statis dan dapat ditulis sebagai berikut:
P D = P dynamique + P statique
[5.6]
= (C L + C PD )V 2
DD
f + V DD I DD
[5.7]
di mana C L adalah kapasitansi beban keluaran, C PD adalah kapasitansi ekivalen untuk
gerbang, f adalah frekuensi sinyal keluaran, V DD adalah tegangan suplai dan I DD adalah
kebocoran arus.
Tentukan daya, P D , dari rangkaian ini, dengan asumsi bahwa keluaran rangkaian
komutasi dengan hubungan siklik, , dari 50%, arus, I CC dalam bentuk:
I CC = I CCH + (1 - )I CCL = (I CCH + I CCL )/2
di mana I CCH dan I CCL mewakili arus ketika semua output berada pada posisi tinggi dan
tingkat logika rendah, masing-masing.
Berapa frekuensi tertinggi yang mungkin (f) jika nilai daya maksimum,
P D , dari rangkaian CMOS adalah 15 mW dan kapasitansi beban keluaran, C L , adalah 10 pF?
Dari lembar data, kami memiliki:
– Rangkaian TTL: V CC = 5 V, I CCH = 1,5 mA, dan I CCL = 4,5 mA;
– Rangkaian CMOS: C PD = 22 pF, V DD = 3 V, dan I DD = 20 A.
halaman 205
193
5.9. Solusi
S OLUSI 5.1.- Jawaban untuk pertanyaan-pertanyaan
a)
b)
c)
d)
e)
f)
g)
h)
saya)
j)
S OLUSI 5.2.-The gerbang logika yang ditunjukkan pada Gambar 5.17 (a) dilaksanakan oleh
menghubungkan gerbang NAND dan inverter secara seri. Tabel kebenaran gerbang ini diberikan
pada Tabel 5.7. Ini adalah fungsi logika AND.
A
B
M1
M2
M3
M4
M5
M6
kamu
Rendah Rendah Mati Nyala Nyala Mati Rendah
Rendah Tinggi Nyala Mati Nyala Mati Rendah
Tinggi Rendah Mati Nyala Nyala Mati Rendah
Tinggi Tinggi Nyala Mati Mati Nyala Tinggi
Tabel 5.7. Tabel kebenaran gerbang AND
Gerbang logika yang ditunjukkan pada Gambar 5.17(b) terdiri dari gerbang NOR dan inverter.
Hal ini dapat dicirikan oleh tabel kebenaran yang ditunjukkan pada Tabel 5.8 dan, dengan demikian, mengimplementasikan
ATAU fungsi logika.
A
B
M1
M2
M3
M4
M5
M6
kamu
Rendah Rendah Mati Nyala Nyala Mati Rendah
Rendah Tinggi Nyala Mati Nyala Mati Nyala Tinggi
Tinggi Rendah Mati Nyala Mati Mati Nyala Tinggi
Tinggi Tinggi Nyala Mati Mati Nyala Tinggi
Tabel 5.8. Tabel kebenaran gerbang OR
S OLUSI 5.3.- Untuk setiap sirkuit, persamaan logika yang diperoleh dapat ditulis sebagai
berikut:
– sirkuit seperti yang ditunjukkan pada Gambar 5.18(a):
E=A·B·C
[5.8]
– sirkuit seperti yang ditunjukkan pada Gambar 5.18(b):
F=A·B·C·D
[5.9]
= (A + B)(C + D)
[5.10]
halaman 206
194
– sirkuit seperti yang ditunjukkan pada Gambar 5.18(c):
G=A·B·D
[5.11]
=A+B+C
[5.12]
S OLUSI 5.4.- disipasi Power.
Kekuatan rangkaian TTL diberikan oleh:
P D = 5 (1,5 + 4,5) 10 -3
/2 = 15 × 10
3
W = 15 mW
Frekuensi maksimum rangkaian CMOS diberikan oleh:
f = f maks =
P D V DD I DD
(C L + C PD )V 2
DD
[5.13]
=
10 × 10 -3 - 3 (20 × 10 -6 )
(10 + 20)10 12 × 3 2
= 36,8 × 10 6 Hz = 36,8 MHz
Halaman 207
6
Memori Semikonduktor
6.1. pengantar
Memori semikonduktor adalah perangkat penyimpanan informasi digital. Mereka digunakan
di semua peralatan termasuk mikroprosesor dan juga dalam mengimplementasikan programmable
sirkuit logika.
Memori semikonduktor memiliki waktu akses yang sangat rendah dibandingkan dengan memori lainnya,
seperti hard disk dan disk penyimpanan optik (cakram Blu-ray, DVD, dll.). Semikonduktor
Memori dapat diklasifikasikan menjadi dua jenis:
– memori volatil: ini adalah memori di mana integritas informasi tidak
dijamin kecuali mereka bertenaga listrik. Mereka dapat dibaca dan ditulis;
– ingatan yang tidak mudah menguap: ingatan ini menyimpan informasi bahkan dalam
tidak adanya pasokan tenaga listrik.
Operasi menyimpan informasi dalam memori sesuai dengan menulis atau
pemrograman.
6.2. Organisasi memori
Sel dasar dari memori semikonduktor digunakan untuk menyimpan satu bit data.
Untuk memori non-volatile, ini dapat diasimilasi ke salah satu node dalam jaringan yang
terhubung, melalui sakelar, ke salah satu tegangan listrik (sesuai dengan
level logika) atau ke ground (atau tegangan yang menentukan level logika rendah); dalam kasus ini
memori volatil, sel dasar didasarkan pada flip-flop, biasanya D flip-flop.
Sebuah kata memori adalah satu set n bit yang disandingkan. Dalam praktiknya, n sama dengan 4, 8, 16,
32, atau 64. Ketika n sama dengan 8, kata memori disebut oktet. Setiap baris sel
mewakili lokasi memori, yang biasanya sama dengan ukuran kata.
Halaman 208
196
Setiap kata dipilih dengan memberikan alamat biner. Seperangkat kabel yang digunakan untuk mengidentifikasi
lokasi memori tertentu merupakan bus alamat.
Menggunakan decoder, n kabel diperlukan untuk mengatasi 2
n
lokasi memori. NS
kapasitas memori ketika dinyatakan sebagai jumlah lokasi memori atau kata-kata,
oleh karena itu, 2
n
. Itu juga dapat dinyatakan sebagai jumlah bit. Dalam hal ini adalah
dikalikan dengan jumlah bit per kata.
E XAMPLE 6.1.– Tentukan jumlah baris alamat untuk memori dengan kapasitas
dari 64K × 8.
Memori 64K × 8 diatur ke dalam kata-kata delapan bit, atau oktet, dan memiliki a
kapasitas 64 K oktet.
Karena setiap kata membutuhkan baris alamat dan 1K sama dengan 2 10 atau sesuai dengan 1,024
bit, mengimplementasikan memori ini membutuhkan jumlah total, n, baris alamat, di mana:
n = log(64 × 1024)/ log(2) = 16.
Kumpulan kabel yang melaluinya informasi yang akan disimpan atau dibaca ditransmisikan
disebut bus data.
(B)
A La1
A K+1
AK
Dekoder
N=2 K
Sel
Masukan/Keluaran
(A)
M bit
Dekoder
Sel
BL
WL
M . 2 LaK
2K
Dekoder
A
A1
A0
Ka1
A
A1
A0
Ka1
Masukan/Keluaran
kata 0
Kata 1
Kata 2
Kata Na2
Kata Na1
Gambar 6.1. a) Struktur kolom untuk memori;
b) struktur matriks untuk memori
Sebuah memori dapat diatur dalam struktur kolom, seperti yang ditunjukkan pada Gambar 6.1(a).
Dekoder digunakan untuk memilih, dari alamat k-bit, alamat 2
K
garis, atau
M-bit kata. Ketika jumlah bit, K, menjadi sangat tinggi, struktur yang teratur
hanya diperoleh dengan mengadopsi konfigurasi matriks, seperti yang diilustrasikan pada Gambar 6.1(b).
halaman 209
197
Alamat kata dibagi menjadi alamat baris (A 0 , ··· ,A K−1 ) dan kolom
alamat (A K , ···, A L-1 ). Jadi, untuk memilih kata, garis horizontal, atau kata
garis (WL) dan garis vertikal, atau garis bit (BL), harus diaktifkan.
6.3. Pengoperasian memori
Memori dirancang sedemikian rupa sehingga dapat dihubungkan ke bus data yang sama. Setiap
chip memori kemudian memiliki input yang dipilih, CS (pilihan chip) atau CE (pengaktifan chip), yang
dapat digunakan untuk menghindari konflik ketika bus digunakan untuk tujuan lain. Masing-masing
input kontrol dapat berfungsi untuk menghubungkan atau memutuskan memori dari bus.
– jika CS mengambil status logika 0, memori dipilih dan terhubung ke data
bis;
– jika CS mengasumsikan status logika 1, buffer data diatur ke status impedansi tinggi
untuk memutuskan memori.
(C)
S
CS
CS
CS
E/S
Penyimpanan
Penyimpanan
E/S
Penyimpanan
R/ W
OE
sebuah A Na1
A0
sebuah A Na1
A0
sebuah A Na1
A0
KAMI
(A)
(B)
Gambar 6.2. a) Hanya membaca memori; b) dan c) memori baca/tulis
Memori memiliki output yang memungkinkan input yang, sering dilambangkan sebagai OE, dapat digunakan untuk
mengaktifkan atau menonaktifkan output, dan input aktifkan tulis (atau input R/W baca/tulis) yang
dapat digunakan untuk memilih operasi mana yang akan dilakukan, membaca atau menulis. Syaratnya
untuk operasi baca adalah:
– jika OE mengambil status logika 0, dimungkinkan untuk membaca data;
– jika OE mengambil status logika 1, bus data berada dalam status impedansi tinggi dan
membaca data tidak mungkin.
Kondisi yang diperlukan untuk operasi tulis adalah sebagai berikut:
– jika WE mengambil status logika 0, dimungkinkan untuk menulis data;
– jika WE mengambil status logika 1, maka tidak mungkin untuk menulis data.
Sinyal dapat mengambil level rendah, level tinggi, atau level menengah yang sesuai
ke keadaan impedansi tinggi (lihat persamaan [6.3]).
halaman 210
198
tingkat
Tinggi
Tinggi
impedansi
Rendah
Tinggi
Tinggi
impedansi
(A)
(B)
tingkat
tingkat
Rendah
tingkat
Gambar 6.3. Representasi sinyal: a) kasus ideal; b) memperhitungkan
memperhitungkan waktu naik dan turun
Representasi data pada bus diilustrasikan pada Gambar 6.4. Dua negara dapat menjadi
diamati:
– keadaan impedansi rendah dimana tingkat logika setiap kawat mungkin 0 atau 1 (dua
garis horizontal; nilai heksadesimal dari konfigurasi biner kabel adalah
ditulis di antara baris-baris ini);
– keadaan impedansi tinggi yang level logikanya tidak ditentukan (garis median).
Dalam hal ini, bus terputus.
Data 3
Tinggi
bis saya
impedansi
Data 1
Data 2
Gambar 6.4. Representasi data di bus
Diagram pengaturan waktu memori untuk siklus baca dan siklus tulis ditunjukkan pada:
Gambar 6.5 dan 6.6, masing-masing. Secara umum, keadaan transien terlihat di bus sebelumnya
tingkat data menjadi stabil. Karakteristik waktu dari operasi baca dapat ditentukan
sebagai berikut:
– t RC : durasi siklus baca;
– t AC : waktu akses sehubungan dengan input yang dipilih;
– t AA : waktu akses terhadap bus alamat;
– t OE : penundaan tampilan data sehubungan dengan inisialisasi baca.
Berikut ini adalah karakteristik pengaturan waktu yang terkait dengan operasi tulis:
– t WC : durasi siklus tulis;
– t SA : waktu pengaturan alamat;
– t WD : durasi WE-hold pada level rendah setelah data diterapkan;
– t HD : waktu penyimpanan data.
halaman 211
199
S (Data)
OE
CS
T
AC
T
RC
A
0
AA
Na1
T
OE
T
AA
Data
Alamat
Gambar 6.5. Diagram pengaturan waktu memori untuk siklus baca
Data
CS
A
0
AA
Na1
T
toilet
T
WD
T
HD
T
SA
KAMI
Alamat
E (Data)
Gambar 6.6. Diagram pengaturan waktu memori untuk siklus tulis
6.4. Jenis memori
Memori volatil dan non-volatil dapat dibedakan berdasarkan penyimpanan data
fitur (atau kemampuan untuk mengembalikan data tersimpan yang benar selama periode waktu tertentu).
6.4.1. Memori non-volatil
Memori non-volatile atau memori hanya-baca (ROM) digunakan untuk menyimpan secara permanen
data. Informasi yang terkandung dalam ROM dicatat pada saat produksi, berdasarkan
pada teknik eksposur untuk bahan fotosensitif, melalui topeng yang mencerminkan
konfigurasi biner yang diinginkan.
Kita dapat membedakan banyak jenis memori non-volatil yang berbeda dalam
struktur internal, berapa kali mereka dapat diprogram ulang dan metode untuk
penghapusan:
halaman 212
200
– PROM atau ROM yang dapat diprogram adalah memori non-volatile yang hanya dapat
diprogram sekali. Ini terdiri dari satu set sekering yang hancur selama
pemrograman;
– EPROM atau PROM yang dapat dihapus adalah sejenis PROM yang dapat diprogram, dihapus
dan diprogram ulang. Penghapusan dilakukan dengan mengekspos bagian aktif dari EPROM
terhadap sinar ultraviolet. Setelah operasi ini, semua sel memori menyimpan logika 1. Bulk
operasi penghapusan untuk EPROM adalah non-selektif (yaitu: mempengaruhi semua sel);
– EEPROM atau PROM yang dapat dihapus secara elektrik secara fungsional identik dengan EPROM.
Operasi penghapusan terdiri dari menerapkan pulsa listrik yang telah ditentukan ke memori.
Perbedaan utama antara EEPROM dan EPROM adalah EEPROM dapat dihapus
dan diprogram ulang tanpa tergeser dari dukungannya dan secara selektif.
Untuk menghapus EPROM, itu harus dihapus dari dukungannya untuk diserahkan dengan khusus
peralatan. EEPROM hampir 10 kali lebih lambat dari memori akses acak (RAM)
dan kapasitas penyimpanannya sekitar 100 kali lebih rendah dari RAM. Mereka terutama
digunakan dalam aplikasi di mana non-volatilitas adalah persyaratan;
– Flash EEPROM dapat dihapus sebagian atau seluruhnya dengan pulsa listrik.
Bertentangan dengan apa yang terjadi dengan EEPROM, di mana penghapusan minimum menyangkut
sebuah oktet, penghapusan sebagian flash EEPROM dilakukan pada blok data. A
flash EEPROM dapat diprogram atau dihapus tanpa dihapus dari dukungannya.
Flash EEPROM menawarkan kepadatan penyimpanan yang lebih tinggi daripada EEPROM.
ROM dapat diproduksi menggunakan berbagai teknologi: bipolar, oksida logam
semikonduktor (MOS) atau MOS gratis (CMOS).
Struktur ROM topeng diilustrasikan pada Gambar 6.7. Ini terdiri dari decoder,
transistor MOS n-channel, resistor pull-up dan buffer tiga-negara. Garis vertikal
(BL) terhubung ke tegangan suplai, V DD . Masker yang digunakan selama pembuatan
tidak mengizinkan transistor untuk dimasukkan di mana pun kecuali posisi di mana
logika 1 harus disimpan. Untuk setiap operasi baca, satu garis horizontal (WL) adalah
diaktifkan oleh dekoder. Ini memungkinkan transistor berfungsi sebagai sakelar tertutup
antara node yang sesuai pada garis vertikal dan tanah. Sebagai output
untuk buffer secara logis dilengkapi, kehadiran transistor menghasilkan
penyimpanan logika 1. Tidak adanya transistor menghasilkan penyimpanan status logika
0. 2
n × m ROM dapat digunakan untuk menyimpan m fungsi logika yang berbeda dari n variabel.
Seperti yang diilustrasikan Gambar 6.8, struktur EPROM mirip dengan ROM,
tetapi menggunakan transistor gerbang-mengambang.
Sebuah sel memori diprogram dengan menerapkan tegangan yang lebih tinggi dari normal
tegangan operasional ke gerbang transistor. Ini menghasilkan penangkapan oleh gerbang mengambang
dari sebagian elektron saluran yang telah melewati lapisan oksida tipis. NS
muatan yang diperoleh oleh gerbang dipertahankan bahkan setelah tegangan pemrograman
terputus, dan transistor bias di daerah cut-off dan kemudian berperilaku sebagai:
halaman 213
201
sebuah saklar terbuka. Karena garis vertikal terhubung ke tegangan suplai, V DD ,
dan output dari buffer tiga-negara dilengkapi, operasi pemrograman
sesuai dengan penyimpanan status logika 0.
0
A1
A2
2n
Jaringan setara dengan bank gerbang OR
A
ID
0
2
1
a1
Sebuah na1
D ma1
D2
D1
D0
V DD
Alamat
Dekoder
Gambar 6.7. Struktur memori hanya-baca (dalam teknologi MOS)
Di bawah operasi normal, pemilihan garis horizontal oleh hasil decoder
dalam penerapan tegangan yang sesuai dengan level logika tinggi ke transistor
gerbang. Transistor, yang telah terhubung ke tegangan pemrograman
sebelumnya, tidak terpengaruh dan terus beroperasi sebagai sakelar terbuka (atau sel diatur ke
keadaan logika 0), sementara yang lain menjadi setara dengan sakelar tertutup (atau kumpulan sel
ke keadaan logika 1).
Operasi penghapusan terdiri dari penerapan sinar pengion (misalnya sinar ultraviolet),
yang memiliki energi yang cukup untuk membebaskan elektron yang ditangkap dari gerbang mengambang. NS
EPROM dienkapsulasi dalam paket cetakan plastik yang memiliki jendela yang:
tembus cahaya ultraviolet.
Secara umum, EPROM tidak dapat dihapus secara elektrik karena sekali
jumlah elektron telah ditangkap oleh gerbang, konduksi transistor tidak dapat
lagi dapat dibangun kembali hanya dengan membalikkan tegangan yang digunakan selama pemrograman.
halaman 214
202
0
A1
A2
2n
D ma1
D2
D1
D0
V DD
na1
A
dekoder
Alamat
ID
0
2
1
a1
A
Jaringan setara dengan bank gerbang OR
Gambar 6.8. Struktur EPROM
Namun, ROM yang dapat dihapus secara elektrik dapat diimplementasikan dengan menggunakan sel dengan dua
transistor secara seri, transistor MOS untuk pemilihan dan tunneling gerbang-mengambang
transistor oksida untuk penyimpanan. Pendekatan ini ditandai dengan integrasi yang lebih rendah
kepadatan dibandingkan dengan ROM.
Memori yang dapat diprogram non-volatil menghadirkan kerugian untuk mendapatkan
rusak setelah beberapa waktu (waktu retensi sekitar 10 tahun) dan memiliki capped
jumlah siklus tulis/hapus (10 2 – 10 5 ).
6.4.2. Kenangan yang mudah menguap
Memori yang mudah menguap, atau RAM memberikan akses ke setiap selnya untuk membaca atau menulis
operasi, dengan waktu akses yang sama dan dalam urutan apa pun.
Ada dua jenis memori volatil:
– RAM statis atau SRAM dapat beroperasi pada kecepatan tinggi, tetapi menimbulkan kerugian
membutuhkan konsumsi daya yang tinggi karena sel dasarnya didasarkan pada D flip-flop;
halaman 215
203
– RAM dinamis atau DRAM ditandai dengan kapasitas penyimpanan yang besar. Dasar
sel diimplementasikan dengan mengasosiasikan transistor dan kapasitor (lihat Gambar 6.11) yang
dapat menyimpan atau mengembalikan muatan listrik. Penghafalan sedikit diwujudkan dengan
kehadiran (logika 1) atau tidak adanya (logika 0) muatan pada kapasitor.
Muatan yang disimpan pada kapasitor cenderung menurun secara bertahap seiring waktu. Ini sebabnya
DRAM harus di-refresh secara berkala untuk mempertahankan menghafal. Sebagai eksternal
sirkuit logika harus mempertimbangkan tindakan prioritas yang terkait dengan penyegaran,
DRAM membutuhkan teknik antarmuka yang lebih kompleks daripada SRAM.
Struktur memori 4 × 4 dengan sel berdasarkan D flip-flop diwakili dalam
Gambar 6.9. Ini dapat berguna untuk ilustrasi prinsip operasi SRAM. NS
tabel kebenaran diberikan pada Tabel 6.1, di mana memori diaktifkan oleh chip-enable
sinyal, CE, dan status logika dari sinyal tulis WR digunakan untuk memilih antara
operasi tulis dan baca. Untuk setiap kombinasi bit alamat, dekoder diaktifkan
garis horizontal (atau WL) sehingga memungkinkan penulisan atau pembacaan kata 4-bit
melalui pin I/O dua arah.
Dekoder alamat
1
A0
cm
cm
cm
cm
cm
cm
cm
cm
cm
cm
cm
cm
C
D
Q
cm
cm
cm
cm
3
DQ
2
DQ
1
DQ
0
DQ
0
1
2
3
WR
CE
A
Gambar 6.9. Struktur memori 4 × 4 dengan sel berdasarkan D flip-flop
Secara umum, SRAM dapat diimplementasikan seperti yang ditunjukkan pada Gambar 6.10. Matriks
struktur, dengan dekoder baris dan dekoder kolom, menawarkan keuntungan menjadi
lebih teratur. Tabel 6.2 menunjukkan tabel kebenaran memori, di mana input kontrol
ditunjuk oleh CE (chip enable), OE (output enable) dan WE (write enable).
halaman 216
204
CE
WR
DQ saya
Perkataan
1
x
Z
Menonaktifkan
0
0
1
Tulis 1
0
0
0
Tulis 0
0
1
Baca Data
Tabel 6.1. Tabel kebenaran untuk memori 4 × 4 (i = 0, 1, 2, 3)
Dekoder baris
KAMI OE
CE
A ka1 A k+1
Sebuah na1
BL
0
DQ
A0
A1
Sebuah ka1
WL
BL
ma1
DQ
1
DQ
1 bit sel
Jaringan penyimpanan
sel
Dekoder kolom
Penyangga masukan
Penguat rasa
Gambar 6.10. Struktur SRAM
CE
OE
KAMI
DQ saya
Perkataan
1
x
x
Z
Memori dinonaktifkan
0
1
1
Z
Output dinonaktifkan
0
0
1
Data
Membaca
0
x
0
Data
Menulis
Tabel 6.2. Tabel kebenaran dari (i = 0, 1, ··· , m 1) SRAM
Sel dasar, yang dapat menyimpan data 1-bit, terdiri dari dua inverter yang membentuk:
loop tertutup, yang masing-masing outputnya terhubung ke transistor. Akses ke sel
dikendalikan oleh keadaan logika WL, sedangkan BL dan komplemennya (BL)
halaman 217
205
digunakan untuk mentransfer data selama operasi baca dan tulis. Sel dasar dari
SRAM berukuran sedemikian rupa sehingga meminimalkan permukaannya. Akibatnya, ia beroperasi dengan sangat rendah
arus listrik, menghasilkan perbedaan tegangan yang kecil antara saluran BL dan BL.
Akses ke memori dipercepat dengan menggunakan penguat indra untuk menangkap dan meningkatkan
perbedaan tegangan yang kecil ini sehingga yang terakhir ini dapat mencapai tingkat logika yang dapat dikenali.
Memori dengan kepadatan lebih tinggi, seperti DRAM, dapat diimplementasikan dengan mengurangi
ukuran sel dasar. Gambar 6.11 menggambarkan struktur DRAM, yaitu
berdasarkan sel dasar yang terdiri dari transistor MOS dan kapasitor, C.
penyangga flipaflops
ka1 A k+1
Sebuah na1
OE
Segarkan kontrol
Alamat &
menyegarkan penghitung
Alamat baris
flip penyangga
A
jepit
& Gerbang Masukan/Keluaran
Dekoder kolom
Alamat kolom
A
C BL
0
DQ :
ma1
DQ
A0
A1
Sebuah ka1
KAMI
RAS
CAS
Penguat rasa
C
WL
1 bit sel
BL
penyangga
Memasukkan
penyangga
Keluaran
sel
Kontrol & temporasi
sirkuit
Dekoder baris
Gambar 6.11. Struktur DRAM
Selama operasi tulis, bit data ditempatkan pada jalur BL, dan sinyal diterapkan
ke garis WL mengasumsikan level logika tinggi. Tergantung pada keadaan logika (1 atau 0) dari
bit data, kapasitor diisi atau dikosongkan. Sebelum operasi baca,
Saluran BL terhubung ke tegangan pra-pengisian yang sama dengan setengah dari jumlah tegangan tinggi.
tegangan level dan level rendah; ini memungkinkan pengisian kapasitor parasit, C BL ,
dari garis BL. Segera setelah sinyal di jalur WL mengambil level tinggi, muatan
redistribusi terjadi antara kapasitor C BL dan kapasitor C. Ini menghasilkan
kenaikan atau penurunan tegangan pada saluran BL, tergantung pada apakah logika
keadaan data yang awalnya disimpan adalah 1 atau 0. Karena kapasitas parasit sesuai urutan
sepuluh atau seratus kali nilai C, variasi tegangan ini rendah dan harus
dikonversi ke level logika menggunakan penguat rasa.
halaman 218
206
Muatan yang tersimpan pada kapasitor C berkurang dengan adanya parasit
kapasitansi serta oleh setiap operasi baca. Jadi, menyegarkan operasi, yang
terdiri dari menulis ulang isi sel, harus dilakukan secara berkala agar data
disimpan dalam memori tidak diubah. Frekuensi operasi ini dikurangi dengan
mengadopsi arsitektur dua dimensi, di mana seluruh baris dapat disegarkan pada a
waktu.
Untuk mengurangi jumlah pin, alamat baris dan kolom dimultipleks
kebanyakan DRAM. Penurunan waktu akses diperoleh dengan menetapkan pilihan
berfungsi untuk dua sinyal kontrol, RAS (strobe alamat baris) dan CAS (alamat kolom
lampu tembak). Sinyal RAS digunakan untuk memulai penangkapan alamat saluran dan untuk menandai
awal setiap operasi. Ini juga memicu siklus penyegaran. Sinyal CAS digunakan
untuk mengunci alamat kolom dan memulai operasi baca atau tulis. Aktivasinya adalah
juga diperlukan untuk memicu beberapa jenis siklus penyegaran.
Diagram waktu untuk siklus tulis dan untuk siklus baca dalam DRAM adalah:
direpresentasikan dalam Gambar 6.12. Ketika sinyal RAS mengambil status logika 0, garis
alamat disimpan pada flip-flop dan kemudian diganti dengan kolom alamat. Ketika
keadaan logika sinyal CAS menjadi 0, flip-flop digunakan untuk menyimpan kolom
alamat. Oleh karena itu, setiap akses ke memori memerlukan aktivasi RAS
sinyal, diikuti oleh sinyal CAS. Operasi tulis dan baca juga
tergantung pada sinyal WE dan OE, masing-masing. Alamat dan data valid
hanya jika setiap sinyal kontrol tetap aktif setidaknya selama minimal yang telah ditentukan
waktu.
Data
DQ
RAS
CAS
k
DQ
KAMI
RAS
CAS
(B)
baris
kolom
Alamat
OE
baris
(A)
Alamat
Data
kolom
k
Gambar 6.12. a) Siklus tulis dan b) siklus baca DRAM

Dalam DRAM, setiap operasi tulis atau baca diikuti oleh siklus penyegaran baris
yang diakses. Namun, operasi ini tidak cukup sering untuk menjamin
penyegaran seluruh ingatan dalam batasan waktu. Oleh karena itu, selain
ke siklus penyegaran tersembunyi, yang ditandai dengan eksekusi penulisan atau baca
operasi dan siklus penyegaran selama satu periode aktif sinyal CAS, itu adalah
perlu mempertimbangkan opsi penyegaran lainnya:
halaman 219
207
– siklus penyegaran khusus RAS dijalankan ketika alamat untuk saluran tersebut
refresh ditempatkan di bus setelah mengaktifkan sinyal RAS;
– siklus penyegaran CAS-sebelum-RAS dimulai dengan mengaktifkan sinyal CAS
sebelum sinyal RAS. Ketika urutan ini dideteksi oleh rangkaian kontrol, saluran
yang alamatnya ditentukan oleh penghitung internal di-refresh;
– siklus penyegaran otomatis juga dikenal sebagai mode tidur atau siklus penyegaran diri. Sebuah di-
osilator chip digunakan untuk menentukan frekuensi penyegaran dan penghitung membantu memantau
alamat setiap kali.
DRAM konvensional dikendalikan secara asinkron dan, dengan demikian, membutuhkan waktu tunggu
menyatakan untuk memastikan sinkronisasi data, sementara DRAM sinkron (SDRAM) adalah
pada dasarnya DRAM dengan antarmuka sinkron. SDRAM dapat mempertahankan hal yang sama
kecepatan transfer data melalui bandwidth yang lebih besar karena input/output dan kontrol
sinyal disinkronkan dengan sinyal clock eksternal.
Struktur DRAM lain telah diusulkan untuk aplikasi yang membutuhkan lebih cepat
akses ke data:
– Data keluar DRAM yang diperluas memulai pembuatan data keluaran di tepi yang jatuh
sinyal CAS dan berlanjut dengan cara ini sampai sinyal RAS dinonaktifkan atau
sampai tepi jatuh berikutnya dari sinyal CAS.
– Rambus DRAM ditandai dengan bandwidth yang lebih tinggi. Ini menggunakan antarmuka untuk
menghubungkan satu atau lebih memori ke bus yang sama.
– SDRAM kecepatan data ganda (DDR SDRAM) memungkinkan transfer data di kedua
naik dan turunnya tepi sinyal clock, sehingga menggandakan kecepatan transfer data. Dia
menggunakan buffer prefetch dengan kedalaman dua kata untuk memfasilitasi akses ke beberapa kata
berbagi alamat saluran yang sama. Peningkatan laju aliran input/output diperoleh
untuk versi SDRAM, DDR2 dan DD3 yang lebih baru, dengan menggunakan buffer prefetch dengan
kedalaman empat dan delapan untuk meningkatkan jumlah kata yang diakses oleh empat dan delapan,
masing-masing.
6.4.3. Karakteristik dari tipe memori yang berbeda
Memori semi-konduktor menggunakan teknologi yang sama dengan sirkuit terintegrasi. Dia
dicirikan oleh operasi berkecepatan tinggi dan biaya produksi yang rendah. Tabel 6.3
merangkum karakteristik berbagai jenis memori semikonduktor.
6.5. Aplikasi
Implementasi fungsi logika menggunakan memori terdiri dari penyimpanan nilai untuk
fungsi ini di alamat yang terdefinisi dengan baik. Alamat ini ditentukan dengan benar
menghubungkan variabel input dari fungsi logika ke bus alamat.
halaman 220
208
Menghapus
Jenis
Kategori
Menghapus
sebuah oktet
Lincah
Menggunakan
SRAM
Baca tulis
Listrik
Ya
Ya
Cache
Utama
DRAM
Baca tulis
Listrik
Ya
Ya
Penyimpanan
Bermacam-macam
ROM
Baca saja
Mustahil
Tidak
Tidak
aplikasi
Sedikit
PROMO
Baca saja
Mustahil
Tidak
Tidak
aplikasi
Baca kebanyakan
EPROM
Tulis sekali
Ultraungu
Tidak
Tidak
Pembuatan prototipe
Baca kebanyakan
EEPROM
Tulis beberapa kali
Listrik
Ya
Tidak
Pembuatan prototipe
Kilatan
Bermacam-macam
EEPROM
Baca tulis
Listrik
-
Tidak
aplikasi
Tabel 6.3. Karakteristik berbagai jenis memori semikonduktor
Ketika nilai bit tertentu dari bus alamat diperbaiki, memori dibagi
menjadi dua bagian:
- bagian yang dapat diakses;
- bagian yang tidak dapat diakses.
E XAMPLE 6.2.– Pertimbangkan memori dengan bus alamat tiga bit A 2 A 1 A 0 , di mana
A 0 adalah bit yang paling tidak signifikan.
Tabel 6.4 menggambarkan bagian yang dapat diakses dan tidak dapat diakses (zona empat sel) jika bit A 2
ditetapkan ke 0.
Tabel 6.5 menunjukkan bagian yang dapat diakses dan tidak dapat diakses (zona empat sel) jika bit A 0
diatur ke 1.
Secara umum, kapasitas total bagian yang dapat diakses sama dengan kapasitas total
dibagi 2
x
, di mana x adalah jumlah bit tetap.
6.5.1. Organisasi memori
Kita dapat mengimplementasikan memori berkapasitas tinggi menggunakan chip memori dasar. NS
memori yang akan dirancang berisi:
halaman 221
209
– bus satu alamat;
– satu bus data;
- sinyal kontrol.
1
A
A2
A0
1
1
sel 6
sel 7
0
1
sel 4
sel 5
0
0
1
1
1
sel 2
sel 3
0
1
sel 0
sel 1
0
0
0
Bagian yang dapat diakses
Bagian yang tidak dapat diakses
Tabel 6.4. A 2 = 0. Untuk versi warna dari tabel ini, lihat
Bagian yang dapat diakses
A1
A2
A0
1
1
sel 6
sel 7
0
1
sel 4
sel 5
0
0
1
1
1
sel 2
sel 3
0
1
sel 0
sel 1
0
0
0
Bagian yang tidak dapat diakses
Tabel 6.5. A 0 = 1. Untuk versi warna dari tabel ini, lihat
Peningkatan kapasitas sesuai dengan peningkatan jumlah
bit bus data (lihat Gambar 6.13), atau peningkatan jumlah bit bus alamat
(lihat Gambar 6.14).
N OTE 6.1.- Dalam kasus di mana bus alamat diperluas, itu sering perlu untuk
menentukan fungsi logika untuk pemilihan memori dasar.
6.5.2. Aplikasi
Untuk memenuhi persyaratan aplikasi tertentu, memori dasar dapat:
digabungkan untuk mendapatkan kapasitas penyimpanan yang lebih besar.
halaman 222
210
bis
bis
A3A2A1A0
D3D2D1D0
Penyimpanan
A3A2A1
0
D3D2D1D0
Penyimpanan
A
CE
OE
CE
OE
CE
OE
Alamat
Data
Gambar 6.13. Menggabungkan kenangan untuk memperluas panjang kata
bis
OE
A3A2A1A0
D3D2D1D0
Penyimpanan
A3A2A1
0
D3D2D1D0
Penyimpanan
A
CE
OE
CE
OE
Alamat
bis
Data
Gambar 6.14. Menggabungkan kenangan untuk memperluas kapasitas
6.5.2.1. Contoh 1
Kami ingin menghubungkan beberapa PROM 2 K × 8 untuk menghasilkan total kapasitas 8 K × 8.
Tunjukkan berapa banyak chip PROM yang diperlukan.
Tentukan jumlah kabel bus alamat.
Empat chip PROM, masing-masing dari 2 K kata, diperlukan untuk mendapatkan 8 K kata.
Karena 8 K = 8 × 1024 = 8 192 = 2 13 , bus alamat harus memiliki 13 kabel.
halaman 223
211
6.5.2.2. Contoh 2
Kami ingin mengimplementasikan memori 4 K × 4, dimulai dengan alamat 0000h dan
menggunakan memori dasar 2 K × 4 dan dua memori dasar 1 K × 4.
Sarankan kemungkinan organisasi untuk memori ini.
Untuk memori 4 K × 4, bus data memiliki empat bit dan alamat terendah adalah 0, atau:
0 0000 0000 0000 = 0000 jam
alamat tertinggi adalah 0+4 K 1 = 4 095, atau:
0 1111 1111 1111 = 0FFFh
Jumlah bit, n, yang diperlukan untuk bus alamat diberikan oleh:
2 n−1
<4K12
n
[6.1]
Itu adalah:
2 n−1
< 4 × 2 10 1 2 n
[6.2]
dan akhirnya:
n = 12
[6.3]
Bit alamat, oleh karena itu, adalah dalam bentuk: A 11 A 10 A 9 ··· A 0 .
Persamaan logika pilih akan lebih sederhana asalkan alamat di mana
setiap memori dasar dimulai adalah:
– habis dibagi 2;
– atau habis dibagi dengan kapasitas memori.
Dua cara yang mungkin untuk mengatur memori 4 K × 4 diberikan pada Gambar 6.15.
Untuk setiap memori dasar, bit alamat yang digunakan hanya untuk decoding harus
diidentifikasi.
Mulai dari bit A 0 hingga bit paling tidak signifikan untuk memori dasar,
tidak perlu memperhitungkan bit-bit yang berubah dari 0, di awal
alamat, ke 1, di alamat akhir.
halaman 224
212
(B)
1K
0C00h
0FFFh
07FFh
2K
0000j
1K
0C00h
0FFFh
1K
0800h
0BFFh
0BFFh
2K
0400j
1K
0400j
03FFh
M12
M13
(A)
M11
M23
M21
M22
Gambar 6.15. a) Organisasi 1; b) organisasi 2
– Organisasi 1 Menggunakan Tabel 6.6 untuk menetapkan fungsi pilih, yang berguna
bit alamat adalah:
- A 11 untuk memori 2K (M11);
- A 11 dan A 10 untuk memori 1K pertama (M12);
- A 11 dan A 10 untuk memori 1K kedua (M13).
1
CS
A11 A10 A9
A8
A7
A6
A4
A5
A3
A2
A1
A0
0
1
1
1
1
1
1
1
1
1
1
1
0
1
1
0
0
0
0
0
0
0
0
0
0FFFh
0C00h
0
1
0
1
1
1
1
1
1
1
1
1
0
1
0
0
0
0
0
0
0
0
0
0
0BFFh
0800h
0
1
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
07FFh
0000j
1
Tabel 6.6. Tabel alamat untuk organisasi 1Untuk versi warna ini
tabel, lihat www.iste.co.uk/ndjountche/electronics2.zip
Persamaan pilih diberikan oleh:
CS 11 = CS · A 11
[6.4]
CS 12 = CS · A 11 · A 10
[6.5]
dan:
CS 13 = CS · A 11 · A 10
[6.6]
halaman 225
213
– Organisasi 2 Berdasarkan Tabel 6.7, fungsi yang dipilih bergantung pada hal berikut:
bit alamat:
- A 11 dan A 10 untuk memori 1K pertama (M21);
- A 11 dan A 10 untuk memori 2K (M22);
- A 11 dan A 10 untuk memori 1K kedua (M23).
1
CS
A11 A10 A9
A8
A7
A6
A4
A5
A3
A2
A1
A0
0
1
1
1
1
1
1
1
1
1
1
1
0
1
1
0
0
0
0
0
0
0
0
0
0FFFh
0C00h
0
1
0
1
1
1
1
1
1
1
1
1
0
0
1
0
0
0
0
0
0
0
0
0
0BFFh
0400j
0
1
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
03FFh
0000j
1
Tabel 6.7. Tabel alamat untuk organisasi 2Untuk versi warna ini
tabel, lihat www.iste.co.uk/ndjountche/electronics2.zip
Persamaan logika pilih dapat ditulis sebagai berikut:
CS 21 = CS · A 11 · A 10
[6.7]
CS 22 = CS · (A 11 · A 10 + A 11 · A 10 )
[6.8]
dan:
CS 23 = CS · A 11 · A 10
[6.9]
Ekspresi CS 22 lebih kompleks daripada ekspresi CS 12 karena
alamat awal (0400 h) tidak dapat dibagi dengan kapasitas memori dasar
(2 K = 2 × 2 10 = 0800 jam).
Gambar 6.16 menggambarkan rangkaian logika dari memori 4 K ×4 yang sesuai dengan masing-masing
organisasi (1 dan 2).
N OTE 6.2.– Untuk mendapatkan bit alamat yang berguna untuk penentuan pilih
fungsi dari setiap memori dasar, perlu melalui tabel alamat,
dimulai dengan bit yang paling tidak signifikan dan bergerak menuju bit yang paling signifikan,
halaman 226
214
membingkai bit yang pergi dari 0, di alamat awal, ke 1, di alamat akhir dan
berhenti segera setelah nilai bit yang ditemui adalah 1 untuk alamat awal atau 0
untuk alamat akhir. Bit yang tidak ditandai akan digunakan untuk pemilihan masing-masing
memori dasar.
J[10:0]
10
A 11
CS
KAMI
A 10
A 11
CS
KAMI
J[10:0]
J[10:0]
A
(A)
J[9:0]
J[9:0]
KAMI
CS
KAMI
CS
KAMI
CS
DQ[3:0]
DQ[3:0]
DQ[3:0]
DQ[3:0]
(B)
J[9:0]
KAMI
CS
J[9:0]
KAMI
CS
KAMI
CS
DQ[3:0]
DQ[3:0]
DQ[3:0]
DQ[3:0]
J[10:0]
Gambar 6.16. Sirkuit logika memori 4K × 4:

a) organisasi 1; b) organisasi 2
Ekspresi logika untuk fungsi pilih dapat diperoleh secara langsung atau mungkin:
disederhanakan lebih lanjut dengan menggunakan peta Karnaugh.
Fungsi pilih dapat diimplementasikan menggunakan dekoder atau gerbang logika.
6.5.2.3. Konverter biner-ke-BCD
Bilangan desimal berkode biner dan biner (BCD) sangat sering digunakan dalam
sistem digital. Metode konversi paling sederhana terdiri dari penggunaan algoritma yang
memungkinkan sintesis modular berdasarkan blok bangunan yang dapat diperluas.
Konversi kode biner ke BCD dilakukan berdasarkan algoritma 6.1.
Algoritma 6.1. Konversi kode biner ke BCD
[1] Geser bilangan biner ke kiri satu bit.
[2] Tambahkan 0011 setiap kali ke bit yang ditemukan di posisi digit BCD
jika nilai desimal dari bit ini lebih besar dari 4, sebelum menggesernya ke
tertinggal satu bit.
[3] Ulangi langkah [2] sampai bit paling signifikan dari kode biner terletak di
posisi digit BCD yang paling tidak signifikan. Bit yang diperoleh merupakan
kode BCD.
Ubah, sebagai contoh, kode biner 7-bit, 1111011 2 , ke BCD.
halaman 227
215
Tabel 6.9 mencantumkan langkah-langkah berbeda yang harus dilakukan untuk konversi. Kami dengan demikian memiliki:
1111011 2 = 123 BCD
[6.10]
Tabel kebenaran yang ditunjukkan pada Tabel 6.8 menetapkan kesetaraan antara 5-bit
kode biner dan nomor BCD berdasarkan algoritma konversi yang merekomendasikan
penambahan 3 setiap kali ada angka BCD lebih besar dari 4. Harus diperhatikan bahwa
sinyal aktif, G, adalah sinyal aktif-tinggi. Rangkaian logika dari 5-bit biner-ke-
Konverter BCD (B2BCD) diilustrasikan pada Gambar 6.17. Ini diimplementasikan menggunakan ROM
dan dapat dianggap sebagai modul yang dapat diperluas.
Gambar 6.18(a) dan 6.18(b) masing-masing menunjukkan rangkaian logika untuk 6-bit
konverter biner-ke-BCD dan 8-bit biner-ke-BCD, diperoleh dengan cascading
modul yang dapat diperluas untuk memenuhi persyaratan konversi shift-kiri
algoritma.
6.5.2.4. Konverter BCD-ke-biner
Langkah-langkah untuk mengubah BCD ke kode biner diberikan dalam algoritma 6.2.
Algoritma 6.2. Konversi BCD ke kode biner
[1] Geser nomor BCD ke kanan satu bit.
[2] Kurangi 0011 dari kata 4-bit berurutan baru setiap kali nilai desimalnya
lebih besar dari 7 (0111).
[2] Ulangi langkah [1] dan [2] hingga bit terakhir keluar dari nomor BCD.
Kode biner kemudian terdiri dari bit yang diperoleh.
Dalam kasus konversi kode BCD 16 BCD atau 10110 BCD ke biner,
langkah-langkah konversi yang berbeda dijelaskan pada Tabel 6.11.
Dan akhirnya, kami memperoleh:
16 BCD = 10000 2
[6.11]
Untuk membangun tabel kebenaran dari konverter biner BCD-ke-5-bit, seperti yang ditunjukkan pada:
Tabel 6.10, di mana sinyal aktifkan diwakili oleh G, konversi BCD-ke-biner
algoritma dapat diartikan sebagai kebalikan dari konversi biner-ke-BCD
algoritma. Karena tabel kebenaran ini harus diimplementasikan oleh ROM dengan output tiga-
state inverting buffers, status yang tidak digunakan (atau tidak peduli) disetel ke logika tinggi.
Gambar 6.19 menggambarkan rangkaian logika biner BCD-ke-5-bit (BCD2B)
konverter.
halaman 228
216
E
D
C
B
A
G
Y6
Y5
Y4
Y3
Y2
Y1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
1
1
0
0
0
0
0
1
1
0
0
1
0
0
0
0
0
0
1
0
0
0
0
1
0
1
0
0
0
1
0
0
0
0
0
1
1
0
0
0
0
1
0
0
1
0
0
1
1
1
0
0
0
1
0
1
0
0
1
0
0
0
0
0
0
1
0
1
1
0
1
0
0
1
0
0
0
1
1
0
0
0
1
0
1
0
0
0
1
0
0
0
0
0
1
0
1
1
0
0
1
0
0
0
1
0
1
1
0
0
0
0
1
0
0
1
0
0
1
1
0
1
0
0
1
0
0
1
1
0
1
1
1
0
0
0
1
0
1
0
0
0
1
1
1
1
0
0
1
1
0
0
0
1
0
0
0
0
0
0
1
1
0
0
1
1
0
0
0
1
0
0
1
1
0
1
0
1
0
0
1
0
0
0
1
1
0
1
1
1
0
0
1
1
0
0
1
1
1
0
0
1
0
1
0
0
0
1
0
0
0
0
0
1
0
1
0
1
0
1
0
0
0
0
1
1
0
1
1
0
0
1
0
0
0
1
0
1
0
1
1
1
0
1
0
0
0
1
1
1
1
0
0
0
0
1
0
0
1
0
0
1
1
0
0
1
0
1
0
1
0
0
0
1
1
0
1
0
0
1
0
1
0
0
1
1
1
0
1
1
0
1
0
1
0
1
0
1
1
1
0
0
0
1
0
1
0
1
1
1
1
1
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
1
1
0
0
0
0
1
1
1
1
1
0
1
1
0
0
0
1
x
x
x
x
x
1
1
1
1
1
1
1
Tabel 6.8. Tabel kebenaran untuk konversi biner-ke-BCD 5-bit
Sirkuit logika dari konverter biner BCD-ke-6-bit dan konverter biner BCD-ke-7-bit
masing-masing diwakili dalam Gambar 6.20(a) dan 6.20(b), dengan mempertimbangkan
operasi shift-kanan.
halaman 229
217
Dekoder alamat
6
Y3
Y2
Y1
Y4
Y5
B
E
A
G
1;
0.
20
21
22
19
18
17
16
23
28
29
30
27
26
25
24
31
12
13
14
11
10
15
C
D
4
5
6
3
2
1
0
7
9
8
Penyimpanan dari
Penyimpanan dari
kamu
Gambar 6.17. Sirkuit logika dari konverter biner-ke-BCD 5-bit
halaman 230
218
B2BCD
6
B7
B2
B1
B0
Y5
Y4
Y3
Y2
Y1
Y6
Y5
Y4
Y3
Y2
Y1
Y6
LSB
Y5
Y4
Y3
Y2
Y1
Y6
B2
B1
B0
B3
B5
B4
B3
B5
B4
Y5
Y4
Y3
Y2
Y1
Y6
0
MSB
kode BCD
A
B
E
D
C
G
A
B
E
D
C
G
0
Kode biner
(B)
A
B
E
D
C
G
0
LSB
kode BCD
MSB
(A)
Kode biner
A
B
E
D
C
G
B2BCD
B2BCD
B2BCD
B
Gambar 6.18. Sirkuit logika: a) 6-bit biner-ke-BCD dan b) 8-bit

konverter biner-ke-BCD
Ratusan
Puluhan
Satuan
Operasi
1111011
Simpan kode biner
1
111011
Geser ke kiri
11
11011
Geser ke kiri
111
1011
Geser ke kiri
1010
1011
Tambahkan 111
1
0101
011
Geser ke kiri
1
1000
011
Tambahkan 011 ke 0101
11
0000
11
Geser ke kiri
110
0001
1
Geser ke kiri
1001
0001
1
Tambahkan 011 ke 110
1
0010
0011
Geser ke kiri
1
2
3
Tabel 6.9. Konversi kode 1111011 2 ke BCD
6.6. Jenis memori lainnya
Beberapa jenis memori lain digunakan untuk memenuhi kebutuhan yang semakin meningkat
aplikasi yang berbeda.
halaman 231
219
E
D
C
B
A
G
Y5
Y4
Y3
Y2
Y1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
1
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
0
1
0
1
0
1
0
0
1
0
0
0
1
1
0
0
1
0
1
0
0
0
0
1
1
1
0
1
0
1
1
0
0
1
0
0
0
0
1
1
0
0
0
0
1
0
0
1
1
0
0
0
0
0
0
1
0
1
0
1
0
0
0
1
0
0
1
0
1
1
1
0
0
1
0
0
0
1
1
0
0
1
0
0
1
1
0
0
1
1
0
1
1
0
1
0
0
0
0
1
1
1
0
1
1
0
0
0
0
0
1
1
1
1
1
1
0
0
1
0
1
0
0
0
0
1
1
0
1
0
0
1
0
0
0
1
1
1
0
1
1
0
1
0
0
1
0
1
1
1
0
0
0
1
0
0
1
1
x
x
x
x
x
1
1
1
1
1
1
Tabel 6.10. Tabel kebenaran untuk konversi biner BCD-ke-5-bit
Puluhan Unit
Operasi
1
0110
Simpan kode BCD
1011
0
Geser ke kanan
101
10
Geser ke kanan
10
110
Geser ke kanan
1
0110
Geser ke kanan
10110
Geser ke kanan
10000
Kurangi 011 dari 1011
10000
Tabel 6.11. Konversi 16 BCD ke biner
halaman 232
220
Dekoder alamat
3
Y2
Y1
Y4
Y5
20
21
22
19
18
17
16
23
28
29
30
27
26
25
24
31
12
13
14
11
10
15
C
D
4
5
6
3
2
1
0
7
9
8
kamu
G
B
E
A
Gambar 6.19. Sirkuit logika dari konverter biner BCD-ke-5-bit
6.6.1. RAM feromagnetik
RAM feromagnetik (FRAM) didasarkan pada sel yang mirip dengan a
DRAM, tetapi menggunakan kapasitor dengan lapisan dielektrik yang terbuat dari feroelektrik
bahan (kristal perovskit) untuk mendapatkan non-volatilitas.
halaman 233
221
BCD2B
5
Y4
Y3
Y2
Y1
Y5
Y4
Y3
Y2
Y1
B3
B2
B5
B4
B1
B0
B1
B0
Y5
Y4
Y3
Y2
Y1
B6
B3
B2
B5
B4
A
B
E
D
C
G
MSB
LSB
0
A
B
E
D
C
G
0
LSB
MSB
kode BCD
kode BCD
Kode biner
(A)
(B)
A
B
E
D
C
G
Kode biner
BCD2B
BCD2B
kamu
Gambar 6.20. Sirkuit logika untuk a) BCD-ke-6-bit biner dan
b) Konverter biner BCD-ke-7-bit
Sebuah sel FRAM diilustrasikan pada Gambar 6.21(a). Gambar 6.21(b) menunjukkan polarisasi,
P, yang mencirikan kemampuan momen dipol bahan feroelektrik
untuk bergerak ke arah medan listrik yang terkait dengan tegangan, V , pada
terminal kapasitor. Ini menyajikan siklus histeresis.
PL
R
V CC
V CC
Pr
(B)
V
P
A
C
WL
BL
(A)
A
P
Gambar 6.21. a) sel FRAM; b) karakteristik polarisasi
Selama operasi tulis, penerapan tegangan V CC ke kapasitor
terminal memungkinkan penyimpanan status logika 1, sedangkan status logika 0 disimpan
pada penerapan tegangan -V CC .
Untuk melakukan operasi baca, saluran BL diisi sebelumnya ke tegangan nol dan WL
garis diaktifkan. Ketika garis pelat terhubung ke tegangan V CC , penguat rasa
digunakan untuk memulihkan dan mengidentifikasi tingkat logika yang sesuai tergantung pada apakah
variasi tegangan yang diterapkan pada saluran BL meningkat atau menurun. Karena
halaman 234
222
operasi baca dapat menyebabkan inversi polarisasi, itu harus diikuti oleh a
operasi penyegaran non-periodik, tidak seperti kasus DRAM yang penyimpanan datanya
terus menerus dirusak oleh kebocoran arus sehingga diperlukan penyegaran berkala.
Meskipun dicirikan oleh konsumsi daya yang rendah, daya tahan untuk membaca/menulis
operasi hingga 100 triliun siklus dan secara signifikan mengurangi kebutuhan ruang,
FRAM memberikan kecepatan akses hingga seratus kali lebih cepat daripada konvensional
memori kilat.
6.6.2. Memori yang dapat dialamatkan konten
Content-addressable memory (CAM), juga dikenal sebagai memori asosiatif,
membandingkan data input dengan data yang sudah disimpan, untuk menghasilkan korespondensi
indikator dan kemudian mengembalikan alamat data yang cocok.
Ini digunakan dalam aplikasi yang memerlukan operasi yang terkait dengan pencocokan pola pada
data, seperti pengontrol cache, jaringan komunikasi, pengkodean gambar, dan data
kompresi. Prinsip operasi RAM dan CAM diilustrasikan pada:
Gambar 6.22, di mana input pemilihan data/perintah, CM, digunakan untuk memilih antara
siklus data dan siklus perintah.
Data
R/ W
RAM
Data
CAM
Alamat
cm
(A)
(B)
Alamat
Gambar 6.22. Prinsip operasi a) a RAM dan b) CAM
Struktur CAM, seperti yang ditunjukkan pada Gambar 6.23, umumnya terdiri dari jaringan
sel penyimpanan dengan bit validitas, dekoder untuk alamat saluran, register perbandingan,
register topeng, penguat rasa untuk membaca, register data keluaran, korespondensi
detektor, encoder prioritas, encoder alamat, dan unit kontrol yang terhubung ke
sinyal enable (W), chip enable (E) dan data/command select (CM). Perbandingan
register dapat digunakan sebagai buffer untuk data yang akan disimpan dalam memori. Setelah alamat
decoder memilih garis WL, data ditulis dalam sel yang sesuai melalui BL
dan garis BL. Validitas bit digunakan untuk menunjukkan karakteristik (valid, kosong,
lewati atau RAM) dari kata yang disimpan dalam sel yang terkait dengan baris WL yang sesuai.
Agar data dapat dibaca, sinyal di jalur BL dari sel yang dipilih diubah menjadi logika
level oleh penguat rasa sebelum ditransfer ke register keluaran.
Konten memori dapat diakses secara acak atau melalui
asosiasi dengan perbandingan. Sebuah pencarian korespondensi dapat dilakukan ketika semua:
halaman 235
223
Garis WL dinonaktifkan. Data ditempatkan di register perbandingan dan
dibandingkan secara bersamaan dengan input memori yang valid. Sedikit saja
register perbandingan dapat dikecualikan atau tidak dari operasi perbandingan,
tergantung pada level logika (0 atau 1) yang disimpan dalam register topeng. korespondensi
detektor menghasilkan status (tidak ada korespondensi, korespondensi tunggal, banyak)
korespondensi) berdasarkan hasil operasi perbandingan. Dalam kasus
korespondensi tunggal atau korespondensi ganda, alamat dengan yang tertinggi
prioritas diidentifikasi oleh encoder prioritas dan kemudian dapat dihasilkan oleh alamat
pembuat kode.
0
A1
Sebuah ka1
BL
BL
0
T:
ma1
Q
BL
sel
& Kode alamat
Penguat rasa
A
W
cm
WL
ML
BL
BL
Bit validitas
Pembuat kode prioritas
Status
register keluaran
ma1
D
0
D:
BL
1 bit sel
XOR
ML
WL
E
Daftar perbandingan
Daftar topeng
Dekoder alamat
Kontrol
satuan
Alamat
Detektor korespondensi
Gambar 6.23. Struktur CAM . yang disederhanakan
6.6.3. Memori akses berurutan
Memori akses berurutan digunakan sebagai penyangga sinkronisasi antara
komponen yang beroperasi pada kecepatan yang berbeda atau beroperasi secara tidak teratur. Jika tidak,
komponen paling lambat akan menentukan kecepatan operasi semua komponen lainnya
terlibat dalam transfer data.
halaman 236
224
Kenangan masuk pertama keluar pertama (FIFO) dan terakhir keluar pertama (LIFO) adalah kelas dari
memori akses berurutan. Pilihan antara dua struktur ini tergantung pada
aplikasi.
6.6.3.1. memori FIFO
Memori FIFO diatur sedemikian rupa sehingga data dibaca dalam urutan yang sama di mana:
mereka ditulis. Memori ini dapat diimplementasikan menggunakan register geser atau RAM.
Memori FIFO berbasis register 4 × 5 ditunjukkan pada Gambar 6.24, di mana data D i
(i = 0, 1, 2, 3, 4) diterapkan pada bagian identik yang terdiri dari flip-flop penyimpanan.
Setiap kata 5-bit baru ditransfer dari satu tahap flip-flop ke yang lain untuk disimpan
di posisi terakhir yang tersedia. Membaca sebuah kata menyebabkan pergeseran satu posisi ke arah
output dari kata-kata yang tersisa. Generator sinyal jam berturut-turut menghasilkan
pulsa pada node C 1 , C 2 , C 3 dan C 4 , ketika sebuah kata ditulis. Ini juga menyediakan
informasi tentang status setiap kata, menentukan apakah flip-flop sudah berisi
data valid (FU LL) atau kosong (KOSONG).
4
PENUH
C1
C2
C3
C4
D0
D4
Q
D
CLR
WCK
JERNIH
RCK
KOSONG
Q0
Q
Gambar 6.24. Struktur memori FIFO berbasis register 4 × 5

Waktu yang diperlukan sebuah kata untuk berpindah dari input ke output disebut
jatuh-melalui waktu.
N OTE 6.3.– Membandingkan pengoperasian register konvensional dan register FIFO.
Tabel 6.12 dan 6.13 dibuat untuk mengilustrasikan perbedaan antara operasi
halaman 237
225
dari register geser konvensional dan pengoperasian register geser FIFO (atau register-
memori FIFO berbasis). Urutan 0110 diterapkan, satu per satu, ke serial
input, D i , dari setiap register kapasitas empat bit (B 1 , B 2 , B 3 dan B 4 ) yang akan ditransfer
menuju keluaran Q i .
Masukan B 1
B2
B3
B4
Keluaran
D saya
x
x
x
x
Q saya
0
0
x
x
x
→
1
1
0
x
x
→
1
1
1
0
x
→
0
0
1
1
0
→
Tabel 6.12. Shift register (x mewakili status tidak peduli)
Masukan B 1
B2
B3
B4
Keluaran
D saya
-
-
-
-
Q saya
0
0
0
0
0
→
1
1
1
1
0
→
1
1
1
1
0
→
0
0
1
1
0
→
Tabel 6.13. Register geser FIFO (− menunjukkan posisi kosong)
Berbeda dengan memori FIFO berbasis register, waktu jatuh-melalui untuk RAM-
memori berbasis FIFO tidak tergantung pada jumlah kata yang dapat disimpan.
Gambar 6.25 menggambarkan struktur memori FIFO berbasis RAM di mana sinyal reset
ditunjuk oleh RS dan sinyal pengaktifan keluaran diwakili oleh OE. Menulis dan membaca
operasi dikendalikan oleh sinyal clock WCLK dan RCLK dan enable
sinyal WEN dan REN, masing-masing. Alamat tulis umumnya dihasilkan oleh
menulis pointer dan membaca alamat dengan membaca pointer. Pointer dapat diimplementasikan seperti
penghitung biner. Sinyal status EF, FF, P AE dan P AF (kosong, penuh, hampir
kosong, hampir penuh) dihasilkan oleh rangkaian logika bendera. Status EF dan FF
tidak dapat didefinisikan ulang saat status P AE dan P AF dapat diprogram menggunakan
register offset, diinisialisasi oleh sinyal beban LD.
6.6.3.2. memori LIFO
Memori LIFO didasarkan pada prinsip operasi berikut: bit terakhir menjadi
ditulis adalah bit pertama yang dibaca. Memori LIFO dapat digunakan untuk penyimpanan data
yang akan diambil dalam urutan terbalik.
Memori LIFO sering disebut tumpukan. Kebanyakan mikroprosesor menggunakan tumpukan untuk menyimpan
bit bendera status dan isi register tertentu, jika terjadi gangguan.
halaman 238
226
Daftar offset
T : ma1
Q
REN
RCLK
LD
RS
ma1
D
0
D:
WEN
WCLK
OE
FF
EF
PAE
PAF
RAM dua port
Daftar masukan
Baca penunjuk
penyangga keluaran
Setel ulang sirkuit
Tulis penunjuk
Daftar &
Baca kontrol
Kontrol tulis
Sirkuit logika bendera
0
Gambar 6.25. Struktur memori FIFO berbasis RAM

Struktur memori LIFO mirip dengan memori FIFO dan mungkin:
didasarkan pada register geser atau RAM. Pada prinsipnya, data disimpan dalam LIFO berbasis register
memori dapat dipindahkan dari satu posisi ke posisi lain pada setiap pulsa clock. Namun,
untuk memori LIFO berbasis RAM, bukan data tetapi posisi akses yang bergerak,
dikendalikan oleh counter yang disebut menulis atau membaca pointer.
6.7. Latihan
E XERCISE 6.1.– Memori 64 K × 8 terdiri dari EPROM yang terletak dari
alamat 0000 h, dan tiga RAM terletak dari alamat 4000 h, 8000 h dan
C000 jam, masing-masing. Kapasitas masing-masing memori dasar adalah 16 K × 8.
Buatlah tabel decoding alamat untuk memori ini.
Usulkan diagram blok fungsional untuk memori ini.
E XERCISE 6.2.- Menerapkan 4 K × 8 RAM membutuhkan penggunaan empat SD
1 K × 8 memori, seperti yang ditunjukkan pada Gambar 6.26, di mana jumlah bit yang digunakan untuk
pengalamatan adalah 16.
halaman 239
227
(A)
KAMI
KAMI
A 11
A 10
S1
S0
A 11
A 10
S1
S0
A 12
A 13
A 14
A 15
CS
A 15
CS
J[9:0]
KAMI
CS
DQ[7:0]
J[9:0]
KAMI
CS
DQ[7:0]
1
2
3
0
RAM 2
RAM3
J[9:0]
KAMI
CS
DQ[7:0]
RAM 0
J[9:0]
KAMI
CS
DQ[7:0]
RAM 1
J[9:0]
2:4 Dekoder
J[9:0]
KAMI
CS
DQ[7:0]
J[9:0]
KAMI
CS
DQ[7:0]
1
2
3
0
RAM 2
RAM3
J[9:0]
KAMI
CS
DQ[7:0]
RAM 0
J[9:0]
KAMI
CS
DQ[7:0]
RAM 1
J[9:0]
2:4 Dekoder
ID
(B)
ID
Gambar 6.26. Diagram blok fungsional dari memori dengan

a) decoding penuh dan b) decoding parsial
Tentukan kisaran alamat untuk masing-masing memori dasar yang ditunjukkan pada
Gambar 6.26(a).
Untuk mengurangi kerumitan decoding alamat di beberapa aplikasi, sebuah memori
dengan decoding parsial, bukan decoding penuh dapat diadopsi.
Apa kerugian dari decoding parsial yang digunakan untuk memori yang ditunjukkan pada gambar?
Gambar 6.26(b)?
Dapatkah A 15 digantikan oleh A 14 dalam memori ini jika rentang alamat dari 8C00h
ke 8CFFh ditugaskan ke perangkat input/output?
E XERCISE 6.3.– Pertimbangkan implementasi RAM yang terdiri dari dua elemen dasar
16 K ×8 memori dan yang didasarkan pada peta yang digambarkan pada Gambar 6.27, di mana
ruang alamat adalah 64 K:
– Tentukan fungsi decoding alamat yang berbeda.
– Usulkan diagram blok fungsional untuk memori ini.
E XERCISE 6.4.– Sebuah EPROM memiliki kapasitas 32 K oktet dan dapat menyimpan kata-kata 8-bit.
a) Tentukan jumlah bit bus alamat dan bus data untuk ini
Penyimpanan;
b) Berikan simbol memori ini;
c) Tentukan jumlah zona yang dapat diakses, alamat awal dan finalnya
alamat untuk kasus berikut:
halaman 240
228
– A 14 = 0;
– A 13 = 1.
16K
4000 jam
FFFFh
C000h
16K
8000 jam
0000j
M2
M1
Gambar 6.27. Peta memori
E LATIHAN 6.5.– Memori 10 K×8 direalisasikan menggunakan 4 K×8 dasar dan 2 K×8
memori.
Tentukan persamaan decoding alamat untuk memori dasar yang berbeda
ketika sistem memori yang akan dibentuk dimulai pada:
a) 0000 jam;
b.0800
E XERCISE 6.6.– Sistem mikrokontroler dengan bus alamat 16-bit ((A 15 A 0 )),
bus data 8-bit ((D 7 D 0 )), sinyal WR untuk menulis dan sinyal RD untuk membaca
harus terhubung ke memori hanya-baca berikut:
– memori 16 K × 8 terletak dari 2000 jam;
– memori 8 K × 8 yang terletak dari 8000 jam;
– memori 16 K × 8 yang terletak tepat setelah memori 8 K × 8.
Tentukan persamaan decoding alamat untuk memori ini.
E XERCISE 6.7.– Sistem mikrokontroler memiliki bus alamat 16-bit (A 15 A 14 ··· A 0 ),
bus data 8-bit (D 7 D 6 ··· D 0 ), dan sinyal kontrol RD (aktif-rendah) untuk membaca dan
WR (aktif di tepi naik) untuk menulis.
halaman 241
229
Terapkan fungsi penguraian kode alamat untuk memori hanya-baca berikut:
– M1 adalah memori 8 K × 8 yang terletak di ruang alamat yang mencakup alamat
0000j – 1FFFh;
2000j – 2FFFh;
3000h – 6FFFh.
E LATIHAN 6.8.– Sirkuit yang dapat diprogram untuk mengontrol permainan lampu (atau
chaser), dapat direalisasikan seperti yang ditunjukkan pada Gambar 6.28, menggunakan gerbang logika (XOR, inverter),
dua register geser paralel-in paralel-out, pencacah biner modulo 16, dan 256 × 8
EPROM. Empat LED yang akan dikontrol adalah L0, L1, L2, dan L3. CK mewakili
sinyal jam.
EPROM
INIT
A3
A2
A1
A0
CE
OE
A6
A5
A4
0
L3
L2
L1
L0
Q7
Q6
Q5
Q4
Daftar 2
D5
D4
D3
D2
D1
D0
CLR
Q1
Q0
Q1
Q0
Q7
Q6
Q5
Q4
Q2
Q3
A7
D0
D1
D2
Daftar 1
CK
LD CLR
Q2
Q1
Q0
CLR
Q3 Q2 Q1 Q0
Menangkal
kode
Animasi
Gambar 6.28. Diagram blok seorang pemburu
Urutan animasi dapat memiliki hingga enam belas langkah dan dipilih berdasarkan 3-bit
kode yang diterapkan pada input register 1. Setiap langkah dalam urutan disimpan sebagai kata
dalam memori. Urutan animasi dimulai oleh pulsa sinyal INIT dan dimulai
dengan reset register 2 dan counter, diikuti dengan loading register 1. Berakhir
setelah operasi penyalaan dioda dengan mengatur ulang penghitung:
a) Berapa jumlah maksimum urutan animasi yang mungkin?
b) Mewakili alamat memori EPROM sebagai angka heksadesimal,
tentukan isi memori untuk urutan 0 yang kode animasinya adalah
halaman 242
230
0 dan yang ditandai dengan pengaktifan dioda secara berurutan dari kiri ke
kanan, kanan ke kiri dan, akhirnya, pengaktifan semua dioda;
c) Pertanyaan yang sama untuk urutan 1 yang mengaktifkan dioda genap dan
kemudian dioda bernomor ganjil, bergantian;
d) Pertanyaan yang sama untuk urutan 2 yang mengaktifkan dioda berdasarkan biner
representasi angka dari 1 hingga 15, dioda L3 dianggap sebagai yang paling
bit signifikan dan dioda L0 sebagai bit paling tidak signifikan.
6.8. Solusi
S OLUSI 6.1.- Organisasi dari memori 64K × 8.
Ruang alamat yang dialokasikan untuk setiap memori dasar berkisar dari 0 hingga 2 14 1.
Kami dengan demikian memiliki:
– EPROM:
Alamat awal: 0000 0000 0000 0000 = 0000h
Alamat akhir:
0011 1111 1111 1111 = 3FFFh
– RAM 1:
Alamat awal: 0100 0000 0000 0000 = 4000h
Alamat akhir:
0111 1111 1111 1111 = 7FFFh
– RAM2:
Alamat awal: 1000 0000 0000 0000 = 8000h
Alamat akhir:
1011 1111 1111 1111 = BFFFh
– RAM3:
Alamat awal: 1100 0000 0000 0000 = C000h
Alamat akhir:
1111 1111 1111 1111 = FFFFh
Tabel 6.14 menggambarkan tabel decoding alamat untuk sistem memori. Hanya
keadaan logika sinyal CS, A 15 dan A 14 berguna dalam penentuan
alamat fungsi decoding untuk masing-masing fungsi dasar.
Selain kondisi, CS = 0, fungsi decoding alamat mengambil bentuk
A 15 A 14 = 00 untuk EPROM, A 15 A 14 = 01 untuk RAM 1, A 15 A 14 = 10 untuk RAM
2 dan A 15 A 14 = 11, untuk RAM 3. Oleh karena itu, fungsi penguraian kode alamat dapat menjadi
diimplementasikan menggunakan decoder 2:4 dengan sinyal aktif.
Diagram blok fungsional untuk sistem memori 64K × 8 ditunjukkan pada
Gambar 6.29.
Halaman 243
231
1
A7
A6
A4
A5
A3
A2
A1
A0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
7FFFh
4000 jam
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
3FFFh
0000j
A11
A10
A9
A8
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
A12
1
0
1
0
CS
A15
A14
A13
0
1
1
0
1
0
0
0
0
1
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
FFFFh
C000h
1
1
1
0
0
0
0
1
1
0
0
1
1
1
1
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
BFFFh
8000 jam
1
1
1
0
0
0
0
1
1
0
0
0
1
1
0
0
Tabel 6.14. Tabel decoding alamat. Untuk versi warna dari tabel ini,
EPROM
15
CS
A 14
KAMI
S1
S0
J[13:0]
OE
CS
KAMI
CS
DQ[7:0]
DQ[7:0]
DQ[7:0]
J[13:0]
J[13:0]
KAMI
CS
DQ[7:0]
J[13:0]
KAMI
CS
DQ[7:0]
1
2
3
0
ID
J[13:0]
2:4 Dekoder
OE
RAM
RAM
RAM
A
Gambar 6.29. Diagram blok fungsional dari memori

S OLUSI 6.2.- Analisis sistem memori didasarkan pada decoding penuh
menghasilkan, untuk memori dasar, alamat berikut:
– RAM 0
A 15 A 14 A 13 A 12 A 11 A 10 A 9 A 8 A 7 A 6 A 5 A 4 A 3 A 2 A 1 A 0
0 0 0 0 0 0 xxxxxxxxxx
halaman 244
232
– RAM 1
– RAM2
– RAM3
di mana status tidak peduli, x, ditetapkan ke bit alamat yang tidak digunakan untuk
penguraian kode.
Setiap memori dasar memiliki kapasitas 1K = 2 10 dan dengan demikian membutuhkan sepuluh alamat
garis. Untuk semua memori dasar, ruang alamat menempati 4K = 2 2 ×2 10 = 2 12 ,
sesuai dengan 12 baris alamat.
0
A7
A6
A4
A5
A3
A2
A1
A0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
07FFh
0400j
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
03FFh
0000j
A11
A10
A9
A8
1
1
1
0
1
0
0
0
0
1
1
0
0
0
0
0
A12
0
0
0
0
CS
A15
A14
A13
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0FFFh
0C00h
1
1
1
1
1
0
0
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0BFFh
0800h
0
1
1
1
0
0
0
1
0
0
0
0
0
1
0
0
1
Tabel 6.15. Tabel alamat. Untuk versi warna dari tabel ini, lihat
Kombinasi status logika untuk bit A 10 dan A 11 berbeda dari satu
memori dasar ke yang lain, sedangkan keadaan logika untuk masing-masing bit A 15 , A 14 ,
A 13 , dan A 12 tidak berubah. Tabel decoding alamat untuk sistem memori dapat
dibuat seperti yang ditunjukkan pada Tabel 6.15. Kami dengan demikian memiliki:
-RAM0:
Alamat awal: 0000h
Alamat akhir:
03FFh
halaman 245
233
– RAM 1:
Alamat awal: 0400h
Alamat akhir:
07FFh
– RAM2:
Alamat awal: 0800h
Alamat akhir:
0BFFh
– RAM3:
Alamat awal: 0C00h
Alamat akhir:
0FFFh
Dalam kasus sistem memori berdasarkan decoding parsial, alamat mengambil:
bentuk berikut:
– RAM 0
0 xxx 0 0 xxxxxxxxx
– RAM 1
0 xxx 0 1 xxxxxxxxxx
– RAM2
0 xxx 1 0 xxxxxxxxx
– RAM3
0 xxx 1 1 xxxxxxxxxx
di mana status tidak peduli, x, ditetapkan ke bit alamat yang tidak digunakan untuk
penguraian kode.
Mengizinkan hanya perubahan status logika dari masing-masing bit A 14 , A 13 dan A 12 , di sana
adalah 2 3 = 8 kemungkinan kombinasi yang dapat dihasilkan untuk mengakses elemen dasar yang sama
Penyimpanan.
Decoding parsial membantu mengurangi kompleksitas decoding alamat
fungsi, tetapi lebih dari satu rentang alamat dapat mengakses elemen dasar yang sama
Penyimpanan. Ini tidak dapat diterima kecuali rentang ini belum menyertakan alamat
ditugaskan ke memori lain atau perangkat input/output lainnya.
halaman 246
234
Tidak, karena RAM 3 dapat dipilih menggunakan alamat yang termasuk dalam jangkauan
dari 8C00h ke 8CFFh.
S OLUSI 6.3.- Karakteristik memori SD dan ruang alamat
Terjemahkan ke:
16 K = 16 × 2 10 = 2 4 × 2 10 = 2 14
dan
64 K = 64 × 2 10 = 2 6 × 2 10 = 2 16
Sistem memori 16K membutuhkan empat belas baris alamat dan untuk alamat 64K
ruang, 16 baris alamat diperlukan.
Tabel decoding alamat diberikan pada Tabel 6.16. Kondisi untuk memilih salah satu dari
memori dasar adalah CS · A 15 · A 14 , dan yang lainnya adalah CS · A 15 · A 14 .
Gambar 6.30 menggambarkan diagram blok fungsional dari sistem memori.
1
A7
A6
A4
A5
A3
A2
A1
A0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
BFFFh
8000 jam
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
3FFFh
0000j
A11
A10
A9
A8
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
A12
1
0
1
0
CS
A15
A14
A13
0
0
1
1
0
0
0
0
0
1
0
0
0
DQ[7:0]
KAMI
A 14
A 15
CS
J[13:0]
J[13:0]
KAMI
CS
KAMI
CS
J[13:0]
DQ[7:0]
DQ[7:0]
Gambar 6.30. Diagram blok fungsional untuk sistem memori
S OLUSI 6.4.- EPROM memiliki kapasitas 32K × 8.
a) Jumlah kabel bus alamat adalah 15, karena:
32 K = 32 × 2 10 = 2 5 × 2 10 = 2 15
halaman 247
235
b) Simbol untuk EPROM ini diberikan pada Gambar 6.31.
Membaca
CE
OE
J[14:0]
D[7:0]
Pilihan
Bus data
bis
Alamat
Gambar 6.31. Simbol untuk EPROM
c) Jumlah zona yang dapat diakses.
– Ketika A 14 = 0
Menurut tabel decoding alamat yang ditunjukkan pada Tabel 6.17, 0000h hingga 3FFFh
merupakan zona yang dapat diakses.
Akhir
A14
A13
A12
1
1
0
0
0
A11
1
0
A10
1
0
A9
A7
A8
A6
A0
...
1
1
1
1
1
0
0
0
0
0
...
...
03FFh
0000j
Awal
Tabel 6.17. Tabel decoding alamat (A 14 = 0)
– Ketika A 13 = 1
Seperti yang diberikan dalam tabel alamat yang ditunjukkan pada Tabel 6.18, bit split adalah A 13 dan ada
satu bit tidak tetap, A 14 .
...
A14
A13
A12
1
0
Zona 0
Zona 1
1
1
1
0
1
1
1
0
A11
1
0
1
0
A10
1
0
1
0
A9
A7
A8
A6
A0
...
2000 jam
3FFFh
6000 jam
7FFFh
1
1
1
1
1
0
0
0
0
0
...
...
1
1
1
1
1
0
0
0
0
0
...
Tabel 6.18. Tabel decoding alamat (A 13 = 1)
Oleh karena itu, jumlah zona adalah 2 1 = 2.
Zona yang dapat diakses bergantung pada status logika A 14 :
halaman 248
236
A 14 = 0, zona 0:
2000 jam – 3FFFh
A 14 = 1, zona 1:
6000 jam – 7FFFh.
S OLUSI 6.5.- Organisasi dari sistem memori 10 K × 8.
Kapasitas sistem memori adalah 10 K × 8, dan kami memiliki:
10 K = 10 × 2 10 = 5 × 2 11
a) Alamat awal 0000h.
Alamat akhir adalah 0000h + 5 × 2 11 1.
Jumlah, n, bit alamat yang diperlukan, dapat ditentukan dengan menggunakan persamaan:
2 n−1
< 5 × 2 11 1 < 2 n
Dengan demikian:
n = 14
Bit alamatnya adalah: A 13 A 12 ··· A 0 .
Diperlukan dua memori dasar 4K dan satu memori dasar 2K:
– Memori M11 4 K: 0000j–0FFFh;
– Memori M12 4 K: 1000j–1FFFh;
– Memori M13 2 K: 2000j–27FFh.
Untuk mendapatkan fungsi decoding alamat sederhana dalam setiap kasus, alamat awalnya adalah:
pangkat 2 dan dapat dibagi dengan kapasitas memori dasar (terutama,
4, 096 dan 2, 048).
0000j
...
...
...
...
...
...
CS
A13
A12
A11
0
0
0
1
0
0
0
1
1
0
1
0
0
0
0
1
0
0
0
1
0
A10
1
0
1
0
1
0
M11
M12
M13
A9
A8
A6
A7
A5
A0
1
1
1
1
1
1
0
0
0
0
0
0
27FFh
2000 jam
1
1
1
1
1
1
0
0
0
0
0
0
1FFFh
1000 jam
1
1
1
1
1
1
0
0
0
0
0
0
0FFFh
...
halaman 249
237
Tabel 6.19 memberikan tabel decoding alamat yang dapat digunakan untuk mendapatkan yang berikut:
persamaan logika:
CS 11 = CS · A 13 · A 12
[6.12]
CS 12 = CS · A 13 · A 12
[6.13]
dan:
CS 23 = CS · A 13 · A 12 · A 11
[6.14]
b) Alamat awal 0800h.
Alamat akhir diberikan oleh:
0800j + 5 × 2 11 1=2 11 + 5 × 2 11 1=6 × 2 11 1
Jumlah yang diperlukan, n, dari bit alamat, harus memverifikasi hubungan:
2 n−1
< 6 × 2 11 1 < 2 n
Dengan demikian:
n = 14
Bit alamat adalah A 13 A 12 ··· A 0 .
Diperlukan dua memori 4K dasar dan satu memori 2K dasar:
– Memori M21 2K: 0800h–0FFFh ;
– Memori M22 4K: 1000h–1FFFh ;
– Memori M23 4K: 2000j–2FFFh.
Tabel 6.20 memberikan tabel decoding alamat. Ini dapat digunakan untuk mendapatkan yang berikut:
persamaan decoding alamat:
CS 21 = CS · A 13 · A 12 · A 11
[6.15]
CS 22 = CS · A 13 · A 12
[6.16]
halaman 250
238
0
...
...
...
...
...
...
A9
A8
A6
A7
A5
A0
1
1
1
1
1
1
0
0
0
0
0
0
2FFFh
2000 jam
1
1
1
1
1
1
0
0
0
0
0
0
1FFFh
1000 jam
1
1
1
1
1
1
0
0
0
0
0
0
0FFFh
0800h
CS
A13
A12
A11
0
0
1
1
0
0
0
1
1
0
1
0
0
0
0
1
0
0
1
1
0
M21
M22
M23
A10
1
0
1
0
1
...
dan:
CS 23 = CS · A 13 · A 12
[6.17]
S OLUSI 6.6.- Untuk kenangan SD yang berbeda, kita memiliki:
16 K = 16 × 2 10 = 2 4 × 2 10 = 2 14 , atau 4000h (dalam heksadesimal)
Karena alamat terakhir dari sebuah memori sama dengan kapasitas wordnya dikurangi satu, kita
tiba di:
– Memori M1 16 K: 2000j + 4000h 1 = 5FFFh;
– Memori M2 8 K: 8000j + 2000h 1 = 9FFFh;
– Memori M3 4 K: ditanamkan tepat setelah memori 8K. Alamat awal
Oleh karena itu, A000h dan alamat terakhir adalah A000h + 1000h 1 = AFFFh.
Kami berasumsi bahwa RD terhubung ke input OE dari memori M1, M2 dan
M3.
Sinyal RD dan WR saling eksklusif. Kita tidak perlu mempertimbangkannya
dalam persamaan decoding alamat.
halaman 251
239
0
...
...
...
...
...
...
M1
M2
M3
A9
A8
A0
1
1
1
0
0
0
AFFFh
A000h
1
1
1
0
0
0
9FFFh
8000 jam
1
1
1
5FFFh
2000 jam
0
0
0
A10
1
0
1
0
1
0
A11
1
0
1
0
1
0
A12
0
0
1
0
1
0
13A
1
1
0
0
0
1
A15
A14
1
0
1
0
1
0
1
0
0
1
0
...
Persamaan untuk pemilihan memori dapat ditentukan dengan menggunakan decoding alamat
tabel dibangun seperti yang ditunjukkan pada Tabel 6.21. Mereka diberikan oleh:
CS M1 = A 15 · A 14 · A 13 + A 15 · A 14 · A 13
[6.18]
CS M2 = A 15 · A 14 · A 13
[6.19]
dan:
CS M3 = A 15 · A 14 · A 13 · A 12
[6.20]
Untuk memori M1, kombinasi logika alamat awal dan alamat
alamat akhir harus diperhitungkan dalam persamaan decoding alamat sebagaimana adanya
berbeda.
S OLUSI 6.7.- Organisasi 28K × 8 ROM.
Setelah diprogram selama pembuatan, memori non-volatile hanya dapat dibaca.
Mikrokontroler memiliki bus alamat enam belas bit (A 15 A 14 ··· A 0 , dan
Sinyal RD dari mikrokontroler diasumsikan terhubung ke OE 1 , OE 2 , dan
OE 3 input dari memori dasar yang berbeda.
Jumlah, n, bit yang diperlukan untuk mengatasi blok memori atau ruang
berisi blok memori, diberikan oleh persamaan berikut:
2 n−1
< kapasitas ruang alamat 2
n
[6.21]
halaman 252
240
– Untuk memori M1, ada ruang alamat 8K dan:
n = log(8 × 2 10 )/ log(2) = 13
Alamat tertinggi adalah 8 × 2 10 1 = 8 191 atau 1FFFh (dalam heksadesimal).
– Untuk memori M2, ruang alamat adalah 12 K (atau 8 K + 4 K) dan:
n = log(12 × 2 10 )/ log(2) = 13, 58 14
Alamat tertinggi adalah 12 × 2 10 1 = 12 287 atau 2FFFh (dalam heksadesimal).
– Untuk memori M2, ruang alamatnya adalah 28 K (atau 8 K + 4 K + 16 K) dan:
n = log(28 × 2 10 )/ log(2) = 14, 80 15
alamat tertinggi adalah 28 × 2 10 1 = 28 671 atau 6FFFh (dalam heksadesimal).
Untuk menentukan persamaan logika untuk pemilihan memori, tabel decoding alamat
dapat dibuat seperti terlihat pada Tabel 6.22. Kombinasi logika untuk bit alamat,
di mana fungsi penguraian alamat bergantung, identik untuk memori
M1 dan M2 tetapi berbeda untuk M3. Pemilihan M3 juga ditentukan oleh
kombinasi antara yang ada antara kombinasi logika yang terkait dengan
alamat awal dan alamat akhir. Persamaan decoding alamat, dengan demikian,
CS M1 = A 15 · A 14 · A 13
[6.22]
CS M2 = A 15 · A 14 · A 13 · A 12
[6.23]
dan:
CS M3 = A 15 ·
[
A 14 · A 13 · A 12 + A 14
(
A 13 · A 12 + A 13 · A 12 + ·A 13 · A 12
)]
[6.24]
Diagram yang menunjukkan pengkabelan memori ke mikroprosesor diberikan dalam
Gambar 6.32. Sinyal RD dari mikrokontroler diterapkan ke input OE masing-masing
memori dasar.
S OLUSI 6.8.– Lampu set (chaser).
Pulsa sinyal INIT me-reset register dan counter, dan isi dari
memori pada alamat 00h menentukan kondisi awal. Awal hitungan
siklus membawa pemuatan kode urutan animasi. Untuk setiap animasi
urutan, bit dari A6 ke A4 tetap tidak berubah sementara hanya bit dari A3 ke
halaman 253
241
A0 dapat dimodifikasi pada setiap tepi naik dari sinyal clock. Penghitung diatur ulang di
akhir dari satu urutan animasi dan status logika untuk bit A3, A2 dan A0
menjadi 0:
0
...
...
...
...
...
...
M1
M2
M3
100
101
110
011
0
0
0
0
A9
A8
A0
1
1
1
0
0
0
6FFFh
3000j
1
1
1
0
0
0
2FFFh
2000 jam
1
1
1
1FFFh
0000j
0
0
0
A10
1
0
1
0
1
0
A11
1
0
1
0
1
0
A12
0
1
0
0
1
0
A13
1
1
1
1
0
0
A15
A14
0
1
0
0
0
0
0
0
0
0
0
...
3:8 Dekoder
OE
CE
RD
Mikrokontroler
M3
A14:A0
D7:D0
A12:A0
OE
CE
OE
CE
M1
D7:D0
Y0
A15:A0
D7:D0
A15
A14
A13
A12
Y1
Y2
Y3
Y4
Y5
Y6
Y7
ID
X2
X1
X0
1
M2
A13:A0
D7:D0
Gambar 6.32. Diagram blok yang menunjukkan pengkabelan
kenangan ke mikrokontroler
a) Pemilihan kode animasi dilakukan berdasarkan kode 3-bit. Ada,
oleh karena itu, 2 3 = 8 urutan animasi yang mungkin.
Alamat untuk EPROM berubah pada setiap sisi naik dari sinyal clock.
b) Isi memori untuk kode urutan 0 diberikan pada Tabel 6.23.
halaman 254
242
c) Tabel 6.24 memberikan konten memori untuk kode urutan 1.
d) Isi memori untuk kode urutan 2 diberikan pada Tabel 6.25.
Alamat
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
1
0
0
0
0
Muat kode
L0 Aktif
L1 Aktif
L2 Aktif
L3 Aktif
L2 Aktif
L1 Aktif
1
0
0
0
0
1
L0, L1, L2, dan L3 Aktif
0
0
1
0
0
0
Penyetelan ulang penghitung
0
0
0
0
0
0
L0 Aktif
0
1
0
0
0
0
1
0
1
0
0
0
0
0
0
1
0
1
0
1
00h
01 jam
05 jam
06 jam
02 jam
03 jam
04 jam
08h
09 jam
07 jam
Q5
Q4
Q3
Q2
Q0
Q1
Q6
Q7
Tabel 6.23. Konten memori (kode urutan 0)
17 jam
16 jam
12 jam
13 jam
14 jam
11 jam
0
1
0
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
1
1
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
1
0
0
0
L0 dan L2 Aktif
L1 dan L3 Aktif
L0 dan L2 Aktif
L1 dan L3 Aktif
L0 dan L2 Aktif
L1 dan L3 Aktif
Muat kode
0
1
0
1
0
0
1
0
0
1
1
0
1
0
0
0
Q5
Q4
Q3
Q2
Q0
Q1
Q6
Alamat
Q7
00h
15 jam
halaman 255
243
0
28 jam
29j
2Ah
21 jam
25 jam
26 jam
22 jam
24 jam
2Bh
2Fh
2Dh
2Eh
2Ch
23 jam
1
0
0
0
0
0
Muat kode
1
0
0
0
0
1
1
0
0
0
00h
Q5
Q4
Q3
Q2
Q0
Q1
Q6
Q7
Alamat
L2, L1, dan L0 Aktif
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
L3 Aktif
L3 dan L1 Aktif
0
0
0
1
1
1
1
L3 dan L0 Aktif
0
1
0
0
0
0
0
0
0
0
0
0
1
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
1
L0 Aktif
L2 Aktif
L2 dan L0 Aktif
L2 dan L1 Aktif
1
1
0
0
1
0
0
0
0
0
0
L1 Aktif
0
1
0
0
0
1
0
1
L0, L1, L2, dan L3 Aktif
1
0
0
0
0
1
0
0
1
0
0
0
1
0
1
0
20j
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
L3 dan L2 Aktif
1
1
1
1
1
1
0
1
0
0
0
1
L1 dan L0 Aktif
0
27 jam
halaman 256
halaman 257
7
Sirkuit Logika yang Dapat Diprogram
7.1. Gambaran umum
Mengingat meningkatnya kepadatan dan ukuran sirkuit logis dan digital,
implementasi berdasarkan sirkuit logika yang dapat diprogram tampaknya yang paling tepat
dan cara yang ekonomis untuk memenuhi kebutuhan aplikasi yang berbeda dengan biaya rendah
volume produksi, daripada pendekatan yang menggunakan komponen diskrit.
Memori read-only (ROM) terdiri dari dekoder alamat dan jaringan
komponen yang terhubung melalui sakelar untuk penyimpanan kata-kata biner. Setelah data
disimpan dalam ROM, dapat dibaca kapan saja tetapi tidak lagi dapat dimodifikasi dalam keadaan normal
kondisi operasi.
Salah satu solusi untuk mengimplementasikan fungsi logika adalah dengan menggunakan ROM dimana output logika
keadaan yang diberikan dalam tabel kebenaran dapat disimpan. Jadi, setiap kali bit input diterapkan
ke saluran alamat, status logika dari saluran yang sesuai ditransfer ke output
dari ROMnya. Memori hanya-baca yang dapat diprogram (PROM) diimplementasikan dengan menambahkan:
sekering atau antifuse secara seri dengan sakelar ROM. Itu dapat diprogram sekali
setelah pembuatan, dengan cara yang tidak dapat diubah, menggunakan pembakar.
Selain sirkuit PROM, ada arsitektur lain untuk programmable
sirkuit: logika array yang dapat diprogram (PAL), logika array yang dapat diprogram (PLA),
perangkat logika yang dapat diprogram kompleks (CPLD) dan larik gerbang yang dapat diprogram lapangan
(FPGA). Namun, denominasi generik, perangkat logika yang dapat diprogram (PLD), adalah
umumnya hanya digunakan untuk arsitektur yang diperkenalkan untuk mengimplementasikan sirkuit dua tingkat seperti:
sebagai PAL, PLA atau versi lain dari sirkuit serupa.
halaman 258
246
7.2. Perangkat logika yang dapat diprogram
Secara umum, sirkuit yang dapat diprogram × m memiliki n input dan m output. Ke
mengimplementasikan jumlah produk p, gerbang AND p dengan input 2n dan m gerbang OR dengan p
input diperlukan.
Sirkuit yang dapat diprogram dapat direpresentasikan sepenuhnya, seperti yang ditunjukkan pada Gambar 7.1,
atau dalam bentuk yang disederhanakan, yang lebih tepat bila sejumlah besar gerbang logika
terlibat, seperti yang ditunjukkan pada Gambar 7.2.
2
E1
E
S3
S2
S1
Gambar 7.1. Representasi lengkap dari sirkuit yang dapat diprogram 2 × 3

2
S2
S1
E1
E
S3
Gambar 7.2. Representasi sederhana dari sirkuit yang dapat diprogram 2 × 3
halaman 259
247
Sebuah PROM terdiri dari bank gerbang AND yang telah diprakabelkan, yang menjalankan peran:
decoder, dan bank gerbang OR yang dapat diprogram.
PAL terdiri dari bank gerbang AND yang dapat diprogram dan bank OR . yang telah diprogram sebelumnya
gerbang.
PLA terdiri dari bank gerbang AND yang dapat diprogram dan bank
gerbang OR yang dapat diprogram.
Fungsi-fungsi berikut harus diimplementasikan menggunakan PROM, PAL atau PLA:
X=A+B·C+B·C
[7.1]
Y=A+B+C
[7.2]
Persamaan logika untuk X dan Y , masing-masing, dapat dinyatakan sebagai berikut:
formulir:
X=A+B·C+B·C
=A·B·C+A·B·C+A·B·C+A·B·C+A·B·C+A·B·C
[7.3]
dan:
Y=A+B+C
=A·B·C+A·B·C+A·B·C+A·B·C
+ A · B · C + +A · B · C + A · B · C [7.4]
– Implementasi berbasis PROM:
PROM awal direpresentasikan pada Gambar 7.3. Untuk mengimplementasikan fungsi logika
X dan Y , rangkaian harus dikonfigurasi seperti yang ditunjukkan pada Gambar 7.4.
N OTE 7.1.– Ukuran ROM dengan n input dan m output diberikan oleh 2
n × m.
E XAMPLE 7.1.– Memori dengan tiga input dan dua output memiliki kapasitas:
2 3 × 2 = 16 bit, atau dua oktet.
Memori dengan delapan input dan empat output memiliki kapasitas 2 8 × 4 = 1024
bit atau 1 kbit (kilobit).
– Implementasi berbasis PAL:
Gambar 7.5 menggambarkan PAL awal sedangkan rangkaian untuk PAL diprogram untuk
mengimplementasikan fungsi X dan Y diberikan pada Gambar 7.6.
halaman 260
248
kamu
B
C
A
x
Gambar 7.3. PROM awal (× mewakili programmable
koneksi dan • melambangkan koneksi tetap)
– Implementasi berbasis PLA:
Dengan meniup beberapa sekering di PLA awal, yang ditunjukkan pada Gambar 7.7, kita dapat
dapatkan rangkaian terprogram dari Gambar 7.8.
Meskipun mereka menawarkan lebih sedikit fleksibilitas, PAL diadopsi dalam praktiknya karena
mereka lebih cepat dan lebih murah. Versi berbeda dari PAL yang disediakan oleh
pabrikan berbeda dalam konfigurasi pin keluaran:
– PAL dengan polaritas keluaran yang dapat diprogram (tinggi atau rendah). Sebuah contoh diberikan dalam
Gambar 7.9. Output dapat berfungsi sebagai input atau variabel perantara dan dapat diumpankan
kembali ke input;
– PAL dengan output yang disimpan pada D flip-flop. Gambar 7.10 menunjukkan struktur untuk ini
jenis PAL, di mana flip-flop disinkronkan dengan sinyal clock CK dan
Sinyal OE (output enable) dapat digunakan untuk menonaktifkan output. D flip-flop mungkin
digabungkan untuk mengimplementasikan register keadaan dalam mesin keadaan-hingga sinkron;
– PAL dengan output serbaguna. Jenis PAL ini terdiri dari sel-sel yang mirip dengan yang satu ini
ditunjukkan pada Gambar 7.11. Input terhubung ke bank AND . yang dapat diprogram
gerbang yang terhubung ke gerbang OR. Flip-flop AD digunakan untuk penyimpanan dan
halaman 261
249
sinkronisasi data dan konfigurasi output ditentukan oleh multiplexer
bit pilihan. Setiap sel dapat dikonfigurasi sedemikian rupa sehingga output ditentukan oleh:
DAN/ATAU bank (logika kombinasional) atau dengan flip-flop (logika sekuensial), dengan salah satu dari
sinyal aktif-tinggi atau aktif-rendah. Berdasarkan konfigurasi sel, sinyal umpan balik
dapat ditentukan oleh flip-flop atau sinyal apa pun yang diterapkan ke pin output (yang
dianggap sebagai simpul input/output) dan mungkin aktif-tinggi atau aktif rendah. NS
konfigurasi yang berbeda untuk sinyal umpan balik dan output diberikan pada Tabel 7.1.
kamu
B
C
A
x
Gambar 7.4. PROM terprogram (× mewakili yang dapat diprogram

koneksi dan • melambangkan koneksi tetap)
Sekring
Konfigurasi
S1
S0
Masukan
Keluaran
Polaritas
0
0
Flip-flop
Flip-flop
Aktif-rendah
0
1
Flip-flop
Flip-flop
Aktif-tinggi
1
0
Input/output DAN/ATAU bank
Aktif-rendah
1
1
Input/output DAN/ATAU bank
Aktif-tinggi
Tabel 7.1. Konfigurasi untuk sinyal umpan balik dan output
(0: sekering utuh; 1: sekering putus)
Halaman 262
250
kamu
B
C
A
x
Gambar 7.5. PAL awal
kamu
B
C
A
x
Gambar 7.6. PAL terprogram
halaman 263
251
kamu
B
C
A
x
Gambar 7.7. PLA awal
kamu
B
C
A
x
Gambar 7.8. PLA terprogram
halaman 264
252
1920
0
4
8
12
16
20
24
28
32
36
39
0
320
2520
2240
Gambar 7.9. Struktur PAL terintegrasi (PAL20P8)

Secara umum, jumlah input PLD bervariasi antara 16 dan 32 dan
jumlah output antara 8 dan 16. PLD dapat memiliki bank yang dapat diprogram
Gerbang AND, kumpulan gerbang OR yang telah diprakabelkan, D flip-flop yang dipicu oleh satu jam dan
sekering untuk melindungi dari operasi baca.
halaman 265
253
1536
0
4
8
12
16
20
24
28
31
Q
Q
D
Q
Q
D
Q
Q
D
Q
Q
D
CK
OE
0
256
2016
1792
Gambar 7.10. Struktur PAL terintegrasi (PAL16R8)

PLD memiliki interkoneksi berbasis fusi (teknologi bipolar) atau berbasis antifuse
interkoneksi (teknologi semikonduktor oksida logam pelengkap [CMOS]) sebagai
ditunjukkan pada Gambar 7.12. Interkoneksi berbasis sekering, diimplementasikan dengan menggabungkan logam
atau polisilikon dengan dioda, awalnya tertutup, sementara interkoneksi berbasis antifuse,
dibangun di sekitar kapasitor MOS, awalnya terbuka. Sirkuit PLD hanya dapat
diprogram sekali, melalui tiupan sekering atau antifuse yang tidak dapat diubah. Ini bisa
membuktikan penghalang jika kita ingin memperbaiki kesalahan yang mungkin terjadi selama
pemrograman. Struktur lain, seperti PLD yang dapat dihapus (EPLD) dan secara elektrik
halaman 266
254
dihapus PLD (EEPLD), telah diusulkan untuk mengimbangi kekhawatiran ini. EPLD bisa menjadi
terhapus saat terkena sinar UV sementara sirkuit EEPLD dapat dihapus secara elektrik. Dia
harus dicatat bahwa nama logika array generik (GAL) telah bermerek dagang oleh
perusahaan Lattice Semiconductor dan diberikan kepada PAL yang dapat dialiri listrik
dihapus. EPLD dan EEPLD didasarkan pada memori yang dapat dihapus dan diprogram ulang
teknologi dan memanfaatkan keunggulan teknologi CMOS.
SS
S1
D
10
11
00
01
0
1
S0
PR
CLR
AR
CK
PR
CLR
Q
Q
Gambar 7.11. Struktur sel PLD (PAL22V10)
(B)
(A)
Gambar 7.12. Dapat diprogram a) berbasis sekering dan
b) interkoneksi berbasis antifuse
Masalah utama dengan PLD terkait dengan kesulitan berbagi logika
istilah produk antara sel yang berbeda.
halaman 267
255
7.3. Aplikasi
Ketika sirkuit memori (atau sirkuit yang dapat diprogram) digunakan untuk mengimplementasikan
fungsi logika kombinasional:
– input dan output dari fungsi yang akan diimplementasikan harus diidentifikasi;
– input harus terhubung ke bit bus alamat;
– keluaran memori harus dianggap sebagai keluaran fungsi;
– isi memori harus ditentukan dan diprogram.
7.3.1. Implementasi fungsi logika
Terapkan fungsi berikut menggunakan PAL:
F(A, B, C, D) =
Σ
m(0, 1, 5, 6, 9, 12, 14)
[7.5]
G(A, B, C, D) =
Σ
m(0, 1, 5, 9, 10, 14, 15)
[7.6]
H(A, B, C, D) =
Σ
m(0, 1, 2, 5, 6, 9, 10)
[7.7]
Gambar 7.13–7.15 menggambarkan peta Karnaugh yang dapat digunakan untuk mendapatkan nilai minimum
bentuk persamaan logika untuk fungsi F, G dan H sebagai berikut:
F(A, B, C, D) = A · B · C + A · C · D + B · C · D + A · B · D + B · C · D
[7.8]
G(A, B, C, D) = A · B · C + A · C · D + B · C · D + A · B · C + A · C · D
[7.9]
dan:
G(A, B, C, D) = A · B · C + A · C · D + B · C · D + A · C · D + B · C · D
[7.10]
Untuk implementasi fungsi F, G dan H menggunakan PAL dengan enam input
dan empat output, kita asumsikan bahwa:
T=A·B·C+A·C·D+B·C·D
[7.11]
halaman 268
256
D
01
11
10
0
0
1
1
0
0
0
0
0
1
1
0
1
1
0
1
AB
CD
C
00
01
11
10
B
A
00
Gambar 7.13. Output F. Untuk versi warna dari gambar ini, lihat
D
01
11
10
0
0
1
0
0
0
1
0
0
0
1
1
1
1
0
1
AB
CD
C
00
01
11
10
B
A
00
Gambar 7.14. Output G. Untuk versi warna dari gambar ini, lihat
Hal ini kemudian dapat menyebabkan:
F(A, B, C, D) = T + A · B · D + B · C · D
[7.12]
G(A, B, C, D) = T + A · B · C + A · C · D
[7.13]
halaman 269
257
10
0
0
1
0
0
0
0
0
1
1
1
1
1
1
0
1
AB
CD
C
00
01
11
10
B
A
D
00
01
11
Gambar 7.15. Output H. Untuk versi warna dari gambar ini, lihat
dan:
G(A, B, C, D) = T + A · C · D + B · C · D
[7.14]
PAL yang diperoleh ditunjukkan pada Gambar 7.16.
7.3.2. Penambah dua bit
Gunakan sirkuit PLA untuk menerapkan penambah untuk dua angka 2-bit, A = A 1 A 0 dan
B = B 1 B 0 , yang melakukan operasi berikut:
A1
A0
+
B1
B0
C
S1
S0
di mana jumlah diwakili oleh S = S 1 S 0 dan C menunjukkan carry.
halaman 270
258
T
B
A
C
D
F
G
H
Gambar 7.16. PAL terprogram
Tabel kebenaran penambah 2-bit dapat dibuat seperti yang ditunjukkan pada Tabel 7.2. NS
Peta Karnaugh yang ditunjukkan pada Gambar 7.17-7.19 membantu dalam mendapatkan bentuk minimal untuk
ekspresi logika keluaran. Kami dengan demikian memiliki:
C=A1·B1+A1·A0·B0+A0·B1·B0
[7.15]
S1=A1·B1·B0+A1·A0·B1+A1·A0·B1+
A1·B1·B0+A1·A0·B1·B0+A1·A0·B1·B0
[7.16]
halaman 271
259
dan:
S0=A0·B0+A0·B0
[7.17]
Masukan
Keluaran
A1
A0
B1
B0
C
S1
S0
0
0
0
0
0
0
0
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
1
0
1
1
0
1
0
0
0
0
1
0
1
0
1
0
1
0
0
1
1
0
0
1
1
0
1
1
1
1
0
0
1
0
0
0
0
1
0
1
0
0
1
0
1
1
1
0
1
0
1
0
0
1
0
1
1
1
0
1
1
1
0
0
0
1
1
1
1
0
1
1
0
0
1
1
1
0
1
0
1
1
1
1
1
1
1
0
Implementasi penambah 2-bit berdasarkan PLA diilustrasikan dalam
Gambar 7.21. Hal ini ditandai dengan sejumlah istilah produk yang sama dengan 11.
Salah satu pendekatan yang dapat digunakan untuk mengurangi jumlah istilah produk yang berbeda dan,
akibatnya, kurangi ukuran (atau jumlah kolom) PLA, terdiri dari penggunaan
decoder. Dalam hal ini, ekspresi logika keluaran harus didekomposisi sebagai berikut:
C = (A 1 + B 1 )(A 1 + B 1 )(A 1 + B 1 )+
(A 1 + B 1 )(A 0 + B 0 )(A 0 + B 0 )(A 0 + B 0 )
[7.18]
S 1 = (A 1 + B 1 )(A 1 + B 1 )(A 0 + B 0 )(A 0 + B 0 )(A 0 + B 0 )+
(A 1 + B 1 )(A 1 + B 1 )(A 0 + B 0 ) [7.19]
dan:
S 0 = (A 0 + B 0 )(A 0 + B 0 )
[7.20]
halaman 272
260
Menggunakan decoder 2:4, seperti yang ditunjukkan pada Gambar 7.20, yang dapat menghasilkan maxterms,
Penjumlah 2-bit dapat diimplementasikan seperti yang ditunjukkan pada Gambar 7.22(a). Jumlah kolom
di PLA telah dikurangi menjadi 5.
1
01
11
10
A
1
A
1
A
0
A
0
B
1
B
0
B
0
B
1
0
0
0
0
0
1
0
0
1
1
0
1
0
0
00
01
11
10
1
00
Gambar 7.17. Output C. Untuk versi warna dari gambar ini, lihat
0
01
11
10
A
1
A
1
A
0
A
0
B
1
B
0
B
0
B
1
0
1
0
1
1
1
1
1
0
0
0
0
1
1
00
01
11
10
0
00
Gambar 7.18. Output S 1 . Untuk versi warna dari gambar ini, lihat
Konfigurasi lain yang digunakan untuk mengimplementasikan penambah 2-bit dapat diperoleh dengan:
menguraikan pelengkap logis dari carry, C, alih-alih carry, C, itu sendiri.
halaman 273
261
Ini berguna dalam kasus di mana output PLA memiliki inverter yang dapat diprogram, atau di
aplikasi di mana pelengkap carry, C, menarik. Logika
ekspresi untuk C diberikan oleh:
C=A1·B1+A1·A0·B0+A0·B1·B0
[7.21]
=A1·A0+A0·B1+A1·B0+B1·B0+A1·B1
[7.22]
1
01
11
10
A
1
A
1
A
0
A
0
B
1
B
0
B
0
B
1
1
0
0
1
1
0
0
1
1
0
0
0
00
01
11
10
0
1
1
00
Gambar 7.19. Keluaran S 0 . Untuk versi warna dari gambar ini, lihat
Dekoder
Y2
Y1
Y3
0
kamu
X0
Y3
Y2
Y1
0
kamu
X0
X1
X1
Gambar 7.20. Sirkuit logika dari 2 : 4 decoder
halaman 274
262
1
A1
A0
B1
B0
C
S0
S
Gambar 7.21. Implementasi penambah 2-bit dengan PLA
Dekoder
A1
B1
B0
A1
B1
B0
(A)
C
S0
S1
A0
(B)
C
S0
S1
A0
Dekoder
Dekoder
Dekoder
Gambar 7.22. Implementasi penambah dua bit
dengan PLA dan 2 : 4 decoder
Karena:
A1·A0=A1·A0·B1+A1·A0·B1
[7.23]
A0·B1=A1·A0·B1+A1·A0·B1
[7.24]
A1·B0=A1·B1·B0+A1·B1·B0
[7.25]
B1·B0=A1·B1·B0+A1·B1·B0
[7.26]
halaman 275
263
berikut ini:
C = (A 1 · B 1 + A 1 · B 1 )(A 0 + B 0 ) + A 1 · B 1 (1 + A 0 + B 0 )
[7.27]
= (A 1 + B 1 )(A 1 + B 1 )(A 0 + B 0 )+(A 1 + B 1 )(A 1 + B 1 )(A 1 + B 1 )
[7.28]
Gambar 7.22(b) menunjukkan rangkaian logika yang dihasilkan. PLA tidak membutuhkan lebih banyak
dari empat kolom.
Dengan memungkinkan pembagian persyaratan produk, PLA lebih fleksibel tetapi
lebih lambat dari PAL, yang ditandai dengan sejumlah besar interkoneksi tetap
dengan struktur yang lebih sederhana.
7.3.3. Konverter biner-ke-BCD dan BCD-ke-biner
Konverter biner-ke-BCD dan BCD-ke-biner dapat diimplementasikan menggunakan ROM.
Algoritma konversi didasarkan pada operasi shift, penambahan dan pengurangan dan
dijalankan dengan asumsi bahwa nomor yang akan dikonversi awalnya disimpan dalam register.
Ini dapat digunakan untuk menyimpulkan tabel kebenaran yang menetapkan korespondensi antara
kode dan yang disimpan dalam memori dengan ukuran yang sesuai untuk implementasi
konverter. Dengan konverter bertingkat untuk kode panjang kata yang lebih kecil, dimungkinkan untuk
meningkatkan ukuran kode yang dapat dikonversi.
7.4. Sirkuit logika yang dapat diprogram (CPLD dan FPGA)
CPLD memiliki beberapa blok fungsional yang dapat diprogram (jaringan DAN/ATAU dan
macrocells) yang input dan outputnya dapat dihubungkan dengan konfigurasi ulang
jaringan interkoneksi, serta blok input/output untuk berinteraksi dengan eksternal
komponen.
FPGA didasarkan pada jaringan matriks yang terdiri dari beberapa yang dapat diprogram
blok fungsional (blok logika yang dapat dikonfigurasi) yang saling berhubungan menggunakan
interkoneksi yang dapat dikonfigurasi ulang. Jaringan ini dikelilingi oleh blok input/output.
Jumlah blok logika (atau sel makro), yang hanya berjumlah beberapa
ratusan untuk CPLD, umumnya dapat mencapai 1.000, 000 untuk FPGA. Sebuah sel makro
dapat didasarkan pada bank DAN/ATAU (CPLD) atau pada tabel pencarian (LUT) (CPLD dan
FPGA). Rasio flip-flop untuk sumber daya logika lebih tinggi di FPGA daripada di CPLD.
Sebuah CPLD dikonfigurasi dari EEPROM dan, dengan demikian, dianggap non-volatile. Pada
di sisi lain, konfigurasi FPGA, ditentukan oleh RAM, dianggap tidak stabil
dan harus diperbarui setiap kali dihidupkan.
Halaman 276
264
CPLD sangat ideal untuk aplikasi kontrol karena menawarkan pengaturan waktu yang sangat dapat diprediksi
karakteristik, sementara sirkuit FPGA, memiliki sejumlah besar fungsi dan
register, umumnya akan tampak sesuai untuk implementasi jalur data.
7.4.1. Prinsip dan teknologi
Arsitektur CPLD atau FPGA didasarkan pada sejumlah blok logika
yang dihubungkan oleh jaringan interkoneksi yang dapat diprogram.
Untuk beberapa CPLD, setiap blok logika terdiri dari bank AND yang menghasilkan
istilah produk, pengalokasi istilah produk dan sel makro. Tetapi untuk CPLD lain dan
FPGA, setiap blok logika terdiri dari tabel pencarian, propagasi carry, dan pengecekan
rantai dan makrosel, seperti yang ditunjukkan pada Gambar 7.23. Dalam kasus terakhir, logika berbasis RAM
blok dapat dikonfigurasi.
Membawa
Q
D
kombinasi
keluaran
keluaran
Sekuensial
Membawa
Membawa
LUT
Konfigurasi
Jam
sinyal
sedikit
Masukan
sirkuit
dan kendalikan
perambatan
Gambar 7.23. Diagram yang menunjukkan prinsip operasi
dari blok logika yang dapat dikonfigurasi
Perhatikan fungsi logika, F, yang dapat ditulis sebagai berikut:
F(A,B,C) = A · B · C + A · B + A · C + B · C
[7.29]
=AB·C+B·C
[7.30]
Implementasi fungsi ini menggunakan LUT 3-input diilustrasikan pada
Gambar 7.24. LUT memiliki delapan sel penyimpanan, yang masing-masing sesuai dengan:
nilai output yang ditemukan di setiap baris tabel kebenaran untuk fungsi F. Outputnya F
mengambil keadaan logika dari salah satu sel penyimpanan tergantung pada kombinasi dari
tiga variabel A, B dan C, diterapkan pada input terpilih.
Gambar 7.25 menggambarkan rangkaian logika dari LUT 3-input. Sirkuit yang dapat dikonfigurasi ulang, dalam
umum, diimplementasikan menggunakan LUT dengan tiga hingga delapan input dan satu output. A
Halaman 277
265
LUT memungkinkan implementasi fungsi logika apa pun yang memiliki sejumlah input
variabel yang kurang dari atau sama dengan jumlah inputnya.
= F(1,1,1)
(B)
CBA
F(A,B,C)
1
1
1
0
1
0
0
1
= F(0,0,0)
= F(0,0,1)
= F(0,1,0)
= F(0,1,1)
= F(1,0,0)
= F(1,0,1)
(C)
0
1
0
1
0
1
0
1
0
1
0
1
0
1
C
B
A
F
1
1
1
0
1
0
0
1
(A)
F
A
B
C
1
00
0
01
1
01
0
10
1
10
1
1
11
000
1
= F(1,1,0)
0
Gambar 7.24. Implementasi fungsi F berdasarkan LUT 3-input.
Untuk versi warna dari gambar ini, lihat www.iste.co.uk/
ndjountche/electronics2.zip
RAM
Di
A2
A0
A1
3aMasukan
LUT
0
1
0
1
0
1
0
1
0
1
0
1
0
1
C
A
F
0
0
1
1
0
1
0
1
ID
Dekoder
Sirkuit pemilihan
B
A
C
F
B
Gambar 7.25. LUT tiga masukan. Untuk versi warna dari gambar ini, lihat
Halaman 278
266
Setiap fungsi Boolean dapat direpresentasikan dalam bentuk dekomposisi Shannon.
Dalam kasus khusus fungsi logika F(A,B,C), dekomposisi Shannon dapat menjadi
digunakan untuk berturut-turut mendapatkan ekspresi berikut:
F(A,B,C) = A · F(0,B,C) + A · F(1,B,C)
[7.31]
= A · B · F(0, 0,C) + A · B · F(0, 1,C)
+ A · B · F(1, 0,C) + A · B · F(1, 1,C)
[7.32]
= A · B · C · F(0, 0, 0) + A · B · C · F(0, 0, 1)
+ A · B · C · F(0, 1, 0) + A · B · C · F(0, 1, 1)
+ A · B · C · F(1, 0, 0) + A · B · C · F(1, 0, 1)
+ A · B · C · F(1, 1, 0) + A · B · C · F(1, 1, 1)
[7.33]
Jadi, untuk mengimplementasikan fungsi 3-variabel ini berdasarkan LUT 3-input, input
harus digunakan sebagai alamat pemilihan untuk memori 8 × 1 bit di mana output
kolom tabel kebenaran disimpan.
Untuk mengimplementasikan fungsi Boolean dengan lebih dari tiga variabel, dua LUT 3-input
harus digabungkan.
Sebuah LUT 3-input juga dapat diimplementasikan dengan mengasosiasikan dua LUT 2-input, sebagai:
ditunjukkan pada Gambar 7.26.
F
3aMasukan
LUT
F
B
A
C
C
B
A
2aMasukan
LUT
2aMasukan
LUT
0
1
Gambar 7.26. Implementasi LUT 3-input berdasarkan LUT 2-input
K-input LUT biasanya memungkinkan implementasi fungsi boolean apa pun dari
Variabel K, terutama 2 2
K
fungsi yang berbeda.

N OTE 7.2.- Pelaksanaan fungsi Boolean dapat dilakukan dengan menggunakan
pendekatan selain yang menggunakan sirkuit berbasis LUT. Sirkuit yang ditunjukkan pada
Gambar 7.29(a), yang terdiri dari dekoder 2-bit, jaringan yang dapat diprogram
halaman 279
267
interkoneksi, gerbang OR dan multiplexer 2: 1 dapat digunakan untuk mengimplementasikan logika
fungsi F(A,B,C) berdasarkan dekomposisi sesuai ekspansi Shannon
teorema, seperti yang diberikan oleh:
F(A,B,C) = C · F(A, B, 0) + C · F(A, B, 1)
[7.34]
Di sisi lain, jika fungsi F(A,B,C) didekomposisi sebagai berikut:
tata krama:
F(A,B,C) = A · B · F(0, 0,C) + A · B · F(0, 1,C)+
A · B · F(1, 0,C) + A · B · F(1, 1,C)
[7.35]
itu dapat diimplementasikan oleh sirkuit yang ditunjukkan pada Gambar 7.29(b), yang didasarkan pada
multiplekser 4:1.
Koneksi dapat dibuat menggunakan jaringan interkoneksi yang dapat diprogram
antara pin input/output dan input dan output dari blok logika yang berbeda
dari sirkuit yang dapat dikonfigurasi ulang. Gambar 7.27 menunjukkan berbagai jenis interkoneksi yang digunakan
di sirkuit yang dapat dikonfigurasi ulang. Setiap titik interkoneksi antara dua konduktor
dapat diimplementasikan menggunakan sakelar yang statusnya (terbuka atau tertutup) dapat diprogram
berdasarkan bit konfigurasi yang disimpan dalam memori.
(A)
(C)
(D)
(B)
Gambar 7.27. Jenis interkoneksi yang digunakan dalam rangkaian logika yang dapat diprogram
Interkoneksi yang dapat diprogram ulang mungkin didasarkan pada EEPROM, Flash atau SRAM,
seperti yang ditunjukkan pada Gambar 7.28.
Mengikuti prinsip EEPROM, interkoneksi yang dapat diprogram ulang menggunakan a
transistor floating-gate avalanche-injection MOS (FAMOS). Muatan yang diinduksi ke
gerbang mengambang dengan tegangan pemrograman positif tetap ada setelah tegangan
telah terputus. Namun, muatan yang tersimpan di gerbang apung dapat dihapus
dengan menerapkan tegangan negatif.
Dalam hal interkoneksi berbasis Flash yang dapat diprogram ulang, gerbang apung
transistor, T C , berperan sebagai sakelar, sedangkan oksida terowongan gerbang mengambang
halaman 280
268
(FLOTOX) transistor, T F , memungkinkan menulis dan menghapus operasi. Harus diperhatikan
bahwa transistor FLOTOX adalah versi dari transistor FAMOS, dimana ketebalan
dari satu bagian dari lapisan dielektrik dikurangi untuk memfasilitasi penghapusan listrik.
DD
TC
TF
S1
V
S2
V
VP
sel
(A)
(C)
(B)
V
SRAM
Gambar 7.28. Interkoneksi yang dapat diprogram ulang:
a) EEPROM; b) Kilatan; c) SRAM
2:4 Dekoder
BA
.
B
A
1
0
BA
.
BA
.
BA
.
(A)
MUX
C
F(A,B,C)
(B)
C
A
B
C
C
0
1
2
3
MUX
F(A,B,C)
Gambar 7.29. Sirkuit yang dapat diprogram yang sesuai
untuk implementasi fungsi 3-variabel
Pendekatan implementasi lain yang digunakan untuk interkoneksi yang dapat diprogram ulang terdiri dari:
menggunakan SRAM untuk menyimpan bit konfigurasi yang diperlukan untuk mengontrol MOS
transistor yang bekerja sebagai saklar.
7.4.2. CPLD
Sebuah CPLD berisi setidaknya dua PLD. Itu terbuat dari:
– blok input khusus;
– blok masukan/keluaran;
– blok sel makro;
halaman 281
269
– jaringan interkoneksi yang dapat diprogram.
Sebuah macrocell dapat terdiri dari D flip-flop, multiplexer dan gerbang tiga keadaan.
Jaringan interkoneksi yang dapat diprogram diimplementasikan baik menggunakan matriks
switch atau menggunakan multiplexer. Matriks sakelar dapat membantu menghubungkan simpul yang diberikan ke
setiap simpul keluaran, sedangkan penggunaan multiplekser dibatasi oleh ukuran dan pengoperasiannya
kecepatan sirkuit, dan umumnya hanya dapat digunakan untuk menghubungkan node tertentu ke a
simpul keluaran tertentu.
Struktur CPLD, seperti yang diilustrasikan pada Gambar 7.30, membantu mengoptimalkan
penggunaan sumber daya (bank gerbang AND, bank gerbang OR, sel makro, input/output
blok) daripada PLD. Flip-flop dari CPLD dapat dikonfigurasi sebagai D, JK, T atau
sandal jepit RS. Sinyal clock untuk setiap flip-flop dapat bersifat individual atau global (atau dapat berupa
digunakan untuk mengontrol setiap komponen chip).
memblokir
MC x
MC 1
MC 0
memblokir
I/O
I/O
MC x
MC 1
MC 0
I/O
MC x
MC 1
MC 0
I/O
MC x
MC 1
MC 0
Logika
memblokir
Logika
Interkoneksi
jaringan
Logika
memblokir
Logika
Gambar 7.30. Arsitektur CPLD
Xilinx XC9500 CPLD terdiri dari beberapa blok fungsional dan input/output
blok yang benar-benar saling berhubungan oleh matriks switch. Setiap blok fungsional
terdiri dari 18 makrosel. Struktur sel makro direpresentasikan pada Gambar 7.31.
Hal ini terkait dengan pengalokasi istilah produk, diagram rinci yang diberikan dalam
Gambar 7.32.
Setiap blok fungsional diimplementasikan menggunakan representasi jumlah produk. NS
Jaringan gerbang AND menghasilkan 90 istilah produk dari 36 input, yang sesuai dengan
72 sinyal dan pelengkapnya. Angka berapa pun dari 90 istilah produk ini dapat menjadi
ditugaskan ke setiap sel makro oleh pengalokasi istilah produk.
Setiap macrocell dapat dikonfigurasi untuk mengimplementasikan fungsi kombinasional atau shift-
fungsi tipe register. Lima istilah produk logika dari bank AND dapat digunakan sebagai
halaman 282
270
input untuk gerbang OR dan XOR untuk mengimplementasikan fungsi kombinasional, atau sebagai kontrol
input (sinyal clock, set, reset, aktifkan output). Pengalokasi istilah produk menawarkan
kemungkinan untuk memilih bagaimana lima istilah produk yang disediakan untuk sel makro digunakan.
sel makro
PR
Untuk berpindah jaringan
CLR
3
CK 1
CK 2
CK 3
CLR
Q
CE
0
1
PR
Q
D
Setel/setel ulang
1
6
C
D
54
A
B
(dari yang lain
makrosel)
istilah produk
(dari yang lain
istilah produk
Tambahan
Tambahan
Ke blok I/O
makrosel)
pengalokasi
Istilah produk logika
Gambar 7.31. Struktur sel makro CPLD (Xilinx XC9500)
Dalam blok fungsional, istilah produk yang tidak digunakan oleh sel makro dapat:
ditugaskan kembali ke makrosel lain untuk meningkatkan kapasitasnya. Semua 90 istilah produk
dapat dibuat tersedia untuk setiap sel makro, tetapi dengan penundaan tambahan.
7.4.3. FPGA
FGPA didasarkan pada jaringan biasa dan dengan demikian membantu mencapai yang lebih tinggi
tingkat integrasi dari CPLD. Ini memiliki sejumlah besar sel makro dan menawarkan banyak hal
fleksibilitas interkoneksi (lihat Gambar 7.33).
Arsitektur CPLD didasarkan pada blok logika dasar, yang disebut
makrosel. Ini memiliki struktur terutama kombinasional dan mewujudkan logika OR dari
istilah produk dari gerbang AND. Sebuah flip-flop pada output dapat digunakan untuk
mengimplementasikan fungsi sekuensial. Struktur ini dicirikan oleh minimal
periode latensi input-output. Ini dapat berfungsi untuk implementasi gerbang AND dengan
sejumlah besar input (dari urutan 136 input untuk Lattice ispXPLD) dan,
halaman 283
271
oleh karena itu, berguna dalam sintesis decoder alamat untuk memori atau logika
operasi pada bus data.
C
1
6
A
B
D
Gambar 7.32. Pengalokasi istilah produk logika

FPGA diimplementasikan dari sejumlah besar logika berbasis LUT yang lebih ringkas
blok. Tetapi perutean blok logika ini lebih kompleks di FPGA, yang menawarkan
sumber daya logika input/output lebih sedikit daripada CPLD.
Setiap node koneksi dapat diimplementasikan menggunakan dua teknik, sehingga mendefinisikan
dua kelas FPGA:
- FPGA berbasis antifuse. Node koneksi adalah tipe ROM. Dalam hal ini,
modifikasi node koneksi tidak dapat diubah. Keuntungan dari antifuse berbasis
FPGA adalah jumlah node koneksi yang besar karena permukaan sekering yang berkurang;
halaman 284
272
– FPGA berbasis SRAM (FPGA yang dapat diprogram ulang). Node koneksi dibuat
dari satu set transistor yang switchingnya dikendalikan oleh register konfigurasi.
FPGA berbasis SRAM memiliki mekanisme logika untuk pengisian otomatis konfigurasi
register dari EEPROM setelah dinyalakan, atau sesuai permintaan.
Interkoneksi
sel makro
Input output
blok
Mengalihkan
matriks
kabel
Gambar 7.33. Arsitektur FPGA
Struktur blok logika yang dapat dikonfigurasi dalam FPGA Altera Stratix V diberikan
pada Gambar 7.34. Ini berisi bagian logika kombinasional termasuk LUT, dua penambah,
flip-flop dan rangkaian kontrol yang berbeda. Sebuah blok logika dapat digunakan untuk mengimplementasikan
fungsi dengan lebih dari enam input, beberapa fungsi tujuh input dan tertentu
kombinasi dari dua fungsi independen.
Secara umum, pilihan tingkat kompleksitas untuk blok logika ditentukan oleh:
tradeoff antara faktor-faktor yang saling bertentangan. Semakin kompleks blok logika, semakin besar
jumlah sumber daya yang dibutuhkan untuk peruteannya; tetapi sebagai kompleksitas blok logika
meningkat dapat mengakibatkan berkurangnya efisiensi dalam pemanfaatan kapasitas yang tersedia
sirkuit logika.
Selama operasi normal, bit konfigurasi yang berbeda dari FPGA disimpan di
sebuah SRAM, yang tidak stabil. Oleh karena itu, mereka harus disimpan pada on-chip yang tidak mudah menguap
memori, terutama Flash atau EEPROM, untuk digunakan selama konfigurasi
periode yang mengikuti setiap power-on.
Arsitektur blok logika bervariasi tergantung pada pabrikannya. NS
Virtex-5 FPGA dari Xilinx, misalnya, menggunakan dua jenis blok logika yang berbeda.
Satu untuk mengimplementasikan fungsi logika, aritmatika dan ROM, yang lain untuk menyimpan data di
didistribusikan RAM dan untuk menggeser data menggunakan register.
halaman 285
273
Untuk menghubungkan kabel (baris dan kolom) atau sel yang berdekatan
C0
Aritmatika bersama
masukan istilah
keluaran jangka
Aritmatika bersama
Data
Df0
De0
daa
Colek
DC0
DC1
De1
Df1
Ci
aclr[1:0]
CLR
Q
D
CLR
Q
D
CLR
Q
D
CLR
Q
D
1
0
Membawa
dk[2:0]
sinkronisasi
sclr
Membawa
LUT
4aMasukan
3aMasukan
LUT
3aMasukan
LUT
4aMasukan
LUT
3aMasukan
3aMasukan
LUT
LUT
Gambar 7.34. Struktur blok logika yang dapat dikonfigurasi (atau macrocell)
dalam FPGA (Altera Stratix V)
Kepadatan
PLD
CPLD
FPGA
Kecepatan
Gambar 7.35. Perbandingan sirkuit logika yang dapat diprogram
Blok input/output dari FPGA berperan sebagai antarmuka komunikasi dengan
komponen eksternal. Untuk memastikan fleksibilitas dan keserbagunaan, mereka dapat dikonfigurasi melalui
Halaman 286
274
bit kontrol, sehingga memungkinkan koneksi berbagai jenis komponen
dan transfer data searah (input atau output) atau dua arah (input/output).
Selain itu, untuk memenuhi spesifikasi listrik, sirkuit polarisasi, dibuat
resistor dan transistor, dikaitkan dengan setiap pin input/output.
Struktur blok input/output yang dapat dikonfigurasi ditunjukkan pada Gambar 7.36. Dia
terdiri dari sirkuit buffer tiga keadaan, multiplexer dan flip-flop yang dapat digunakan sebagai:
tersebut atau digabungkan dengan flip-flop internal untuk membentuk register input/output.
CE
Q
Q
0
1
I/O
PR
CLR
Q
D
Q
PR
CLR
D
CE
Gambar 7.36. Blok input/output yang dapat dikonfigurasi
Perlunya menerapkan transfer data berkecepatan tinggi berarti peningkatan
dalam kompleksitas blok input/output. Akibatnya, kotak input/output memiliki
register alih-alih flip-flop, sirkuit penyelarasan dan sinkronisasi, paralel-ke-serial
dan konverter serial-ke-paralel, encoder dan decoder.
7.5. Referensi
– Situs web Xilinx: www.xilinx.com;
– Situs web Altera: www.altera.com;
– Situs web Microsemi: www.microsemi.com;
– Situs web semikonduktor kisi: www.latticesemi.com
halaman 287
275
7.6. Latihan
E LATIHAN 7.1.– Pertimbangkan fungsi logika berikut:
F(A, B, C, D) = A · C + B · C · D
[7.36]
G(A, B, C, D) = A · B · C + B · D + A · C · D
[7.37]
– Implementasikan fungsi-fungsi ini menggunakan tiga dekoder 2 : 4 (lihat Gambar 7.37 dan
Tabel 7.3) dan dua gerbang OR yang dapat menerima hingga delapan input. Dekoder diaktifkan
ketika EN1=0 dan EN2=1.
– Terapkan fungsi-fungsi ini menggunakan:
a) sirkuit PROM 4-masukan yang dapat diprogram;
b) sirkuit PAL 4-masukan yang dapat diprogram.
EN2
0
1
2
3
X0
X1
EN1
Gambar 7.37. Dekoder
EN1
EN2
X1
X0
0
1
2
3
x
0
x
x
0
0
0
0
1
x
x
x
0
0
0
0
0
1
0
0
1
0
0
0
0
1
0
1
0
1
0
0
0
1
1
0
0
0
1
0
0
1
1
1
0
0
0
1
halaman 288
276
E LATIHAN 7.2.– Dekoder BCD-ke-7-segmen.
Angka dengan empat bit A, B, C, D (di mana adalah bit paling tidak signifikan) diterapkan
ke input decoder, menghasilkan sinyal a, b, c, d, e, f dan g, yang dapat digunakan untuk
mengontrol tampilan tujuh segmen (lihat Gambar 7.38) yang menghasilkan angka dari 0 hingga 9.
F
B
C
gf
(B)
B
C
A
B
C
de
F
A
B
C
G
D
F
A
B
C
G
de
F
A
B
C
C
G
de
F
A
A
C
G
D
F
A
B
G
de
A
B
C
G
D
A
B
G
de
A
B
C
D
segmen BCDatoa7
dekoder
(A)
A
B
C
D
e
G
F
A
B
C
G
de
Gambar 7.38. a) Dekoder BCD-ke-7-segmen;
b) tampilan angka dari 0 hingga 9
Implementasikan dekoder BCD-ke-7-segmen menggunakan sirkuit PLA.
Kami akan mengasumsikan bahwa kombinasi input 1010, 1011, 1100, 1101 dan 1111 adalah
tidak terpakai.
E LATIHAN 7.3.– Penambah penuh.
Sebuah penambah penuh dapat diimplementasikan seperti yang ditunjukkan pada Gambar 7.39, di mana bit harus
ditambahkan adalah A i dan B i , C i menunjukkan carry-in, jumlahnya sesuai dengan S i dan
carry-out diberikan oleh C i+1 .
Dengan mendekomposisi persamaan logika untuk penjumlahan penuh dengan tepat, implementasikan
rangkaian logika i menggunakan gerbang logika.
E XERCISE 7.4.– Implementasi dekoder tampilan 9 titik.
Tampilan 9 titik dapat digunakan untuk mengimplementasikan rangkaian untuk animasi pencahayaan. NS
input decoder untuk tampilan 9-titik terdiri dari angka 4-bit, A, B, C dan D, yang
menentukan status tampilan (lihat Gambar 7.40). Masing-masing dari sembilan keluaran dekoder
(a, b, c, d, e, f, g, h dan i) aktif-rendah dan terhubung ke titik yang sesuai dari
menampilkan.
Status tampilan yang berbeda terkait dengan input ABCD diilustrasikan
pada Gambar 7.41. Tidak ada titik tampilan yang diaktifkan untuk input yang terkait dengan 0, sementara
input yang terkait dengan 9 digunakan untuk mengaktifkan semua titik tampilan:
halaman 289
277
– Buatlah tabel kebenaran dekoder tampilan 9 titik.
– Sederhanakan ekspresi logika a, b, c, d, e, f, g, h dan i (pertimbangkan, jika perlu,
kasus di mana fungsi independen dan dependen).
– Implementasikan dekoder menggunakan PLA.
saya+1
Saya
Ci
S saya
Dua
Logika
sirkuit saya
C
A
0
kamu
Y3
Y2
Y1
Gambar 7.39. Sirkuit logika dari penambah penuh
ba
D
G
F
C
Saya
H
e
Gambar 7.40. Representasi tampilan 9 titik
E LATIHAN 7.5.– Rangkaian multiplekser.
Rangkaian multiplexer yang ditunjukkan pada Gambar 7.42 memiliki dua input data (A dan B), dua
output (F dan G) dan dua input kontrol (S 1 dan S 0 ).
– Buatlah tabel kebenarannya berdasarkan A dan B.
– Tentukan peran sirkuit ini.
halaman 290
278
1100 dan 1111
0110
6
0111
7
1000
8
1001
9
0101
5
1011
1100
.
1101
0000
=
+
0001
1
0010
2
0011
3
0100
4
0000
0
Tidak terpakai
kombinasi
Gambar 7.41. Pengoperasian tampilan 9 titik
0
1
00
01
10
11
00
01
10
11
A
B
G
F
S
S
Gambar 7.42. Sirkuit menggunakan dua 4 : 1 multiplexer
E LATIHAN 7.6.– Sirkuit untuk elemen logika.
Rangkaian yang ditunjukkan pada Gambar 7.43 adalah elemen logika yang dapat digunakan untuk mengimplementasikan
fungsi boolean 3-variabel apa pun.
Lengkapi kolom F dari tabel fungsi yang ditunjukkan pada Tabel 7.44.
Tentukan kombinasi variabel A, B, S 2 , S 1 dan S 0 , yang diperlukan
untuk implementasi fungsi F = X · Y Y · Z Y · Z.
halaman 291
279
B
2
S1
S0
01
10
00
00
01
10
11
1
0
F
C i+1
11
A
S
Gambar 7.43. Rangkaian logika dari elemen logika
A
B
S2
S1
S0
F
C i+1
x
kamu
x
Z
Z
-
0
x
kamu
Z
1
-
0
x
kamu
kamu
Z
-
0
x
kamu
Z
kamu
-
0
0
x
kamu
Z
-
0
kamu
0
x
Z
-
x
1
kamu
Z
1
-
x
kamu
1
1
Z
-
Z
Z
1
x
kamu
-
x
1
kamu
Z
0
XYZ
X·Y+X·Z+Y·Z
Gambar 7.44. Tabel fungsi (F)
Tentukan pilihan variabel A, B, S 2 , S 1 dan yang dapat digunakan untuk mengimplementasikan a
penambah penuh, yang inputnya adalah X dan Y dan yang carry-innya adalah C i .
E XERCISE 7.7.– Implementasi fungsi 5-variabel berdasarkan LUT 4-input.
halaman 292
280
Perhatikan fungsi Boolean 5-variabel yang dapat ditulis sebagai berikut:
F(A, B, C, D, E)=[A·B·D·E+(A+E)D+(A⊕B)E]⊙[B+(A⊕C)][7.38]
Implementasikan fungsi ini menggunakan dua atau tiga LUT.
E XERCISE 7.8.– Implementasi adder dan comparator menggunakan LUT 4-input.
LUT 4-input dapat diimplementasikan dengan menggabungkan dua LUT 3-input dan 2:1
multiplexer, seperti yang ditunjukkan pada Gambar 7.45.
F
C
A
D
B
LUT
4aMasukan
3aMasukan
LUT
3aMasukan
LUT
0
1
F
G
A
B
C
D
G
Gambar 7.45. LUT empat masukan
Tentukan ekspresi logika untuk G 1 , F 1 , G 0 dan F 0 , dengan mempertimbangkan bahwa rangkaian
dari Gambar 7.46 memainkan peran sebagai penambah yang inputnya adalah angka A = A 1 A 0
dan B = B 1 B 0 , dan carry-in C i , dan yang keluarannya adalah jumlah S = S 1 S 0 dan
carry-out C 2 .
Tentukan ekspresi logika untuk F 01 dan F 23 sehingga rangkaian Gambar 7.47
dapat beroperasi sebagai pembanding yang mengatur S A=B ke 1 ketika dua bilangan biner,
A = A 3 A 2 A 1 A 0 dan B = B 3 B 2 B 1 B 0 , adalah sama.
E LATIHAN 7.9.– Rangkaian elemen logika.
Pertimbangkan sirkuit yang dapat diprogram berdasarkan elemen logika yang terdiri dari
Gerbang XOR, flip-flop D dan multiplexer 2:1, seperti yang ditunjukkan pada Gambar 7.48:
– lengkapi tabel kebenaran yang diberikan pada Tabel 7.4 untuk semua nilai yang mungkin dari
sinyal kontrol S 1 dan S 0 . Sinyal input flip-flop diwakili oleh D dan
output dari multiplexer dilambangkan dengan F;
– menggunakan buffer tiga keadaan, modifikasi sirkuit yang ditunjukkan pada Gambar 7.48 sehingga pin
X dapat digunakan sebagai input atau output tergantung pada keadaan sinyal kontrol S 2 ;
– memodifikasi rangkaian yang dihasilkan dengan menggunakan gerbang AND untuk memungkinkan sinkron
reset D flip-flop melalui sinyal kontrol S 3 .
halaman 293
281
4aMasukan
Saya
LUT
C
0
1
MUX
G
0
1
MUX
G
S0
S1
0
1
C1
C2
1
A0
B0
1
A1
B1
F1
F0
LUT
4aMasukan
Gambar 7.46. penambah
4aMasukan
1
B0
A0
A3
B2
A2
A=B
S
0
1
MUX
F
0
23
0
1
MUX
1
0
F 01
1
B
3
B
LUT
4aMasukan
LUT
A
Gambar 7.47. pembanding
halaman 294
282
x
0
S
1
S
Q
D
1
0
F
CK
Gambar 7.48. Sirkuit elemen logika
S1
S0
D
F
Tabel 7.4. Tabel kebenaran harus dilengkapi
E LATIHAN 7.10.– Diagram pengaturan waktu dari elemen logika untuk rangkaian yang dapat diprogram.
Pertimbangkan sirkuit yang dapat diprogram berdasarkan elemen logika Gambar 7.49a yang:
terdiri dari gerbang logika (AND, OR, XOR), multiplexer 2:1 dan D flip-flop.
Lengkapi diagram waktu yang ditunjukkan pada Gambar 7.49(b).
DI
D
G
kamu
F
CK
M
x
(A)
CK
DI
Q
G
F
x
M
kamu
(B)
1
0
Q
halaman 295
283
E XERCISE 7.11.– Implementasi fungsi logika menggunakan LUT.
Sirkuit yang ditunjukkan pada Gambar 7.50 merupakan elemen logika dalam FPGA, yang
penggunaan sumber daya fungsional harus dioptimalkan. Ini terdiri dari dua LUT 2-input, dua
2:1 multiplexer dan gerbang logika (inverter dan OR).
LUT
kamu
x
Z
1
0
F
1
0
G
2aMasukan
LUT
2aMasukan
Tunjukkan bahwa rangkaian ini dapat digunakan untuk mengimplementasikan setiap fungsi berikut:
(lihat tabel kebenaran yang ditunjukkan pada Tabel 7.5 dan 7.6):
– penambah penuh (S dan C 0 );
– pembanding dengan keluaran yang menunjukkan kesetaraan, E 0 .
C saya
A
B
S
C0
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
0
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
0
1
1
halaman 296
284
E saya
AB
E0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
1
0
1
0
1
1
0
0
1
1
0
1
7.7. Solusi
S OLUSI 7.1.- Pelaksanaan fungsi logika F dan G.
Fungsi logika F dan G dapat ditulis sebagai berikut:
F(A, B, C, D) = A · C + B · C · D
=
Σ
m(5, 8, 9, 12, 13)
[7.39]
G(A, B, C, D) = A · B · C + B · D + A · C · D
=
Σ
m(1, 3, 5, 8, 9, 11)
[7.40]
Gambar 7.51(a) menggambarkan kemungkinan implementasi fungsi berbasis F dan G
pada decoder dan gerbang OR. Ketika variabel C dan D dipilih untuk mengaktifkan
decoder, kombinasi C · D tidak diperlukan.
Menggunakan PROM, fungsi F dan G dapat diimplementasikan seperti yang ditunjukkan pada:
Gambar 7.51(b).
Untuk mengimplementasikan fungsi F dan G menggunakan PLA, sangat berguna untuk menyederhanakan keduanya
fungsi sambil mengeluarkan istilah umum mereka. Dengan demikian, peta Karnaugh ditunjukkan pada
Gambar 7.52 dapat digunakan untuk mendapatkan ekspresi bentuk:
F(A, B, C, D) = A · C + A · B · C · D
[7.41]
G(A, B, C, D) = A · B · C + B · D + A · B · C · D
[7.42]
PLA yang dapat digunakan untuk merealisasikan fungsi F dan G ditunjukkan pada Gambar 7.53.
halaman 297
285
(B)
D
F
G
C
G
F
B
A
C
D
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
0
1
2
3
X0
X1
C
A
D
0
1
2
3
X0
X1
A
D
0
1
2
3
X0
X1
C
A
B
B
11
3
13
9
5
1
12
8
B
(A)
Gambar 7.51. Implementasi F dan G menggunakan
a) dekoder dan b) PROM
(B)
0
1
0
0
1
0
0
1
0
0
0
0
1
1
0
1
AB
CD
C
00
01
11
10
B
A
D
00
01
11
10
0
1
0
1
0
0
0
0
0
0
0
0
0
1
1
1
AB
CD
C
00
01
11
10
B
A
D
00
01
11
10
(A)
Gambar 7.52. Peta Karnaugh: a) F; b) G. Untuk versi warna ini
halaman 298
286
G
B
A
D
C
F
Gambar 7.53. PLA untuk implementasi F dan G
S OLUSI 7.2.- BCD-to-7-segmen decoder.
Tabel kebenaran dan peta Karnaugh untuk masing-masing output dapat digunakan untuk mendapatkan
a=
Σ
m(0, 2, 3, 5, 6, 7, 8, 9)
=A+C+B·D+B·D
[7.43]
b=
Σ
m(0, 1, 2, 3, 4, 7, 8, 9)
=B+C·D+C·D
[7.44]
c=
Σ
m(0, 1, 3, 4, 5, 6, 7, 8, 9)
=B+C+D
[7.45]
d=
Σ
m(0, 2, 3, 5, 6, 8, 9)
=A+B·C+B·D+C·D+B·C·D
[7.46]
e=
Σ
m(0, 2, 6, 8)
=B·D+C·D
[7.47]
f=
Σ
m(0, 4, 5, 6, 8, 9)
halaman 299
287
=A+B·C+B·D+C·D
[7.48]
dan
g=
Σ
m(2, 3, 4, 5, 6, 8, 9)
=A+B·C+B·C+C·D
[7.49]
Karena ukuran (atau jumlah garis horizontal) PLA yang dapat digunakan untuk
mengimplementasikan fungsi logika tergantung pada jumlah istilah produk yang berbeda,
persamaan di atas harus ditulis dalam bentuk lain untuk menyoroti istilah umum. Ini
ditunjukkan pada Gambar 7.54-7.60.
D
01
11
10
0
1
1
x
1
1
x
x
1
1
x
x
0
x
1
1
AB
CD
C
00
01
11
10
B
A
00
Gambar 7.54. Sinyal a:
a = A + B · D + C · D + B · C · D + B · C · D. Untuk versi warna ini
Membandingkan dua solusi ini kita dapat melihat bahwa jumlah produk yang berbeda
istilah telah dikurangi dari 15 menjadi 9.
Dalam kasus PLA, implementasi terbaik didasarkan pada persamaan Boolean
diperoleh dengan menggunakan pendekatan minimalisasi logika keluaran ganda. Ini terdiri dari
meminimalkan satu set fungsi logika sambil memaksimalkan pembagian istilah produk.
halaman 300
288
D
01
11
10
1
1
1
x
1
1
x
x
1
0
x
x
1
x
1
0
AB
CD
C
00
01
11
10
B
A
00
Gambar 7.55. Sinyal b:
b = B · D + B · D + C · D + C · D. Untuk versi warna dari gambar ini, lihat
D
01
11
10
1
1
1
x
1
1
x
x
0
1
x
x
1
x
1
1
AB
CD
C
00
01
11
10
B
A
00
Gambar 7.56. Sinyal c:
c = B · D + C · D + C · D + B · C · D + B · C · D. Untuk versi warna dari
gambar ini, lihat www.iste.co.uk/ndjountche/electronics2.zip
halaman 301
289
D
01
11
10
0
1
1
x
1
0
x
x
1
1
x
x
0
x
1
1
AB
CD
C
00
01
11
10
B
A
00
Gambar 7.57. Sinyal d:
d = A + B · C + B · D + B · C · D + B · C · D. Untuk versi warna ini
D
01
11
10
0
1
1
x
0
0
x
x
1
1
x
x
0
x
0
0
AB
CD
C
00
01
11
10
B
A
00
Gambar 7.58. Sinyal e:
e = B · D + B · C · D. Untuk versi warna dari gambar ini, lihat
halaman 302
290
D
01
11
10
1
1
1
x
0
0
x
x
0
1
x
x
0
x
1
1
AB
CD
C
00
01
11
10
B
A
00
Gambar 7.59. Sinyal f:
f = A + C · D + B · C · D + B · C · D. Untuk versi warna dari gambar ini,
1
01
11
10
AB
CD
C
00
01
11
10
B
A
D
1
1
0
x
1
0
x
x
1
1
x
x
0
x
1
00
Gambar 7.60. Sinyal g:
g = A + B · C + B · C + B · C · D. Untuk versi warna dari gambar ini, lihat
halaman 303
291
Gambar 7.61 menggambarkan rangkaian logika untuk dekoder BCD-ke-7-segmen.
e
A
B
C
D
B
A
D
C
F
G
Gambar 7.61. Implementasi segmen BCD-ke-7
dekoder menggunakan PLA
S OLUSI 7.3.- penambah penuh.
Penambah penuh adalah sirkuit dengan tiga input: angka pertama adalah A i , yang kedua B i
dan carry-in C i . Ini memberikan jumlah S i dan pelaksanaan, C i+1 , yang dapat dinyatakan
sebagai berikut:
S i = (A i · B i + A i · B i )C i + (A i · B i + A i · B i )C i
[7.50]
dan:
C i+1 = A i · B i + (A i + B i )C i = A i · B i + (A i · B i + A i · B i )C i
[7.51]
Jumlah S i dapat dimasukkan ke dalam bentuk:
S i = (A i + B i )(A i + B i )C i + (A i + B i )(A i + B i )C i
[7.52]
halaman 304
292
Komplemen dari carry-out, C i+1 , diberikan oleh:
C i+1 = A i · B i + (A i + B i )C i
[7.53]
= (A i + B i )(A i + C i )(B i + C i )
[7.54]
= A i · B i + (A i + B i )C i
[7.55]
Tetapi juga dapat diuraikan sebagai berikut:
C i+1 = A i · B i + (A i · B i + A i · B i )C i
[7.56]
= (A i + B i )(A i + B i )(A i + B i )
+ (A i + B i )(1 + A i + A i + B i + B i )C i
[7.57]
= (A i + B i )(A i + B i )(A i + B i )
+ (A i + B i + A i · B i + A i · B i + A i · B i )C i
[7.58]
Karena:
A i · B i = (A i + B i )(A i + B i )(A i + B i )
[7.59]
A i = A i (B i + B i ) = A i · B i + A i · B i
[7.60]
dan:
B i = (A i + A i )B i = A i · B i + A i · B i
[7.61]
kami memperoleh:
C i+1 = (A i + B i )(A i + B i )(A i + B i )+(A i · B i + A i · B i + A i · B i )C i
[7.62]
= (A i + B i )(A i + B i )(A i + B i )(1 + C i )+(A i · B i + A i · B i )C i
[7.63]
= (A i + B i )(A i + B i )(A i + B i )+(A i + B i )(A i + B i )C i
[7.64]
Gambar 7.62 menggambarkan rangkaian logika decoder, yang dapat menghasilkan maxterms
yang muncul dalam dekomposisi S i dan C i+1 .
S OLUSI 7.4.- Decoder dari layar 9-dot untuk sirkuit pencahayaan animasi.
Tabel kebenaran dekoder tampilan 9 titik dapat dibuat seperti pada Tabel 7.7.
Penyederhanaan persamaan untuk masing-masing keluaran menggunakan peta Karnaugh adalah
ditunjukkan pada Gambar 7.63–7.70.
Harus dicatat bahwa ekspresi untuk h menyajikan keuntungan dari terdiri
hanya istilah yang sudah ada sebelumnya tetapi berbeda dengan bentuk minimal yang mengandung istilah
B · D bukan istilah A · B · D.
halaman 305
293
Logika
Saya
Y3
Y2
Y1
0
kamu
0
kamu
Y3
Y2
Y1
Dua
Dua
ai
sirkuit
A
Gambar 7.62. Sirkuit logika decoder
Simbol ABCD
abcdef
gh
Saya
0
0
0
0
1
111111111
1
0
0
0
1
111101111
2
0
0
1
0
011111110
3
0
0
1
1
011101110
4
0
1
0
0
010111010
5
0
1
0
1
010101010
6
0
1
1
0
010010010
7
0
1
1
1
010000010
8
1
0
0
0
000010000
9
1
0
0
1
000000000
+
1
0
1
0
101000101
-
1
0
1
1
111000111
.
1
1
0
0
111111110
=
1
1
0
1
111000000
1
1
1
0
xxxxxxxxx
1
1
1
1
xxxxxxxxx
Tabel 7.7. Tabel kebenaran dekoder tampilan 9 titik
halaman 306
294
1
01
11
10
0
0
1
1
0
0
x
1
0
0
x
1
1
0
0
AB
CD
C
00
01
11
10
B
A
D
00
Gambar 7.63. Sinyal a:
a = A · B + A · C + A · B · C. Untuk versi warna dari gambar ini, lihat
0
01
11
10
1
0
1
1
1
1
x
1
1
1
x
1
1
0
1
AB
CD
C
00
01
11
10
B
A
D
00
Gambar 7.64. Sinyal b:
b = A + B + C · D. Untuk versi warna dari gambar ini, lihat
halaman 307
295
1
01
11
10
0
0
1
1
1
0
x
1
1
0
x
1
1
0
0
AB
CD
C
00
01
11
10
B
A
D
00
Gambar 7.65. Sinyal c:
c = A · B + A · C + A · B. Untuk versi warna dari gambar ini, lihat
0
01
11
10
1
0
1
1
1
0
x
0
1
0
x
1
0
0
1
AB
CD
C
00
01
11
10
B
A
D
00
Gambar 7.66. Sinyal d dan f:
d = f = A · B + A · C + A · B · D. Untuk versi warna dari gambar ini, lihat
halaman 308
296
0
01
11
10
1
1
1
1
0
0
x
0
1
1
x
0
0
0
0
AB
CD
C
00
01
11
10
B
A
D
00
Gambar 7.67. Sinyal e:
e = A · D + C · D. Untuk versi warna dari gambar ini, lihat
1
01
11
10
0
0
1
1
1
0
x
1
1
0
x
1
0
0
0
AB
CD
C
00
01
11
10
B
A
D
00
Gambar 7.68. Sinyal g:
g = A · B + A · C + A · B · D. Untuk versi warna dari gambar ini, lihat
halaman 309
297
0
01
11
10
1
0
1
1
1
1
x
1
1
1
x
1
0
0
1
AB
CD
C
00
01
11
10
B
A
D
00
Gambar 7.69. Sinyal h:
h = A + C · D + A · B · D. Untuk versi warna dari gambar ini, lihat
1
01
11
10
0
0
1
0
0
0
x
1
0
0
x
1
0
0
0
AB
CD
C
00
01
11
10
B
A
D
00
Gambar 7.70. Sinyal saya:
i = A · C + A · B · C. Untuk versi warna dari gambar ini, lihat
halaman 310
298
G
A
B
C
D
F
B
A
D
C
e
H
Saya
Gambar 7.71. Sirkuit logika dari dekoder tampilan 9-titik
Gambar 7.71 menunjukkan dekoder tampilan 9 titik yang diimplementasikan menggunakan PLA.
S OLUSI 7.5.- Multiplexer sirkuit.
Menganalisis rangkaian logika yang diusulkan, kami memperoleh persamaan berikut:
F=A·S1·S0+B·S1·S0+A·S1·S0+B·S1·S0
[7.65]
dan
G=B·S1·S0+A·S1·S0+A·S1·S0+B·S1·S0
[7.66]
Tabel kebenaran selanjutnya dapat dibuat seperti terlihat pada Tabel 7.8.
Ini adalah saklar palang, simbol yang diberikan pada Gambar 7.72.
S OLUSI 7.6.- Logic elemen sirkuit.
Analisis elemen logika memberikan persamaan berikut:
F = [A · S 2 · S 1 + A(S 2 · S 1 + S 2 · S 1 ) + A · S 2 · S 1 ]S 0
+ [B · S 2 · S 1 + A(S 2 · S 1 + S 2 · S 1 ) + B · S 2 · S 1 ]S 0
[7.67]
halaman 311
299
S1
S0
F
G
0
0
A
B
0
1
B
A
1
0
A
A
1
1
B
B
Tabel 7.8. Tabel kebenaran sakelar palang
B
1
S
0
G
F
A
S
Gambar 7.72. Simbol sakelar palang
ABS 2 S 1 S 0 F
C i+1
XYXZZX · Y · Z
-
0 XYZ 1 X · Y · Z + X · Y · Z
-
0 XYYZ (X Y )Z
-
0 XYZY (X + Y )Z
-
0 0 XYZX · Y · Z + X · Y · Z + X · Y · Z –
0 Y 0 XZX · Z + X · Y · Z
-
X 1 YZ 1 X · Y + Y · Z + X · Z
-
XY 1 1 ZX · Z + Y · Z
-
ZZ 1 XY (X · Y ) Z
-
X 1 YZ 0 X Y Z
X·Y+Y·Z+X·Z
Tabel 7.9. Tabel fungsi (F)
Tabel 7.9 menunjukkan tabel fungsi dari elemen logika.
Untuk kombinasi variabel A = X, B = 1, S 2 = Y , S 1 = Z dan
S 0 = 1, kita memiliki:
F=X·Y+Y·Z+X·Z=X·YY·ZX·Z
[7.68]
halaman 312
300
Pilihan variabel yang dapat digunakan untuk mengimplementasikan full adder diberikan di bawah ini:
A = X, B = 1,S 2 = Y,S 1 = C i dan S 0 = 0.
Itu adalah:
F=S=XYCi
dan
C i+1 = X · Y + X · C i + Y · C i
[7.69]
S OLUSI 7.7.- Pelaksanaan fungsi 5-variabel menggunakan Lut 4-masukan.
Fungsi Boolean yang akan diimplementasikan diberikan oleh:
F(A, B, C, D, E)=[A·B·D·E+(A+E)D+(A⊕B)E]⊙[B+(A⊕C)][7.70]
Dalam bentuk ini, dapat diimplementasikan dengan menggunakan dua LUT, seperti yang ditunjukkan pada Gambar 7.73(a).
LUT 1 mengimplementasikan fungsi X = [A · B · D · E + (A + E)D + (A B)E],
dan LUT 2 mengimplementasikan fungsi X [B + (A C)].
Fungsi F juga dapat didekomposisi menurut ekspansi Shannon
dalil. Dengan demikian:
F(A, B, C, D, E) = A · F(0, B, C, D, E) + A · F(1, B, C, D, E)
[7.71]
di mana:
F(0, B, C, D, E)=(D + B · E) (B + C)
[7.72]
dan:
F(1, B, C, D, E)=(B · D · E + D · E + B · E) (B + C)
[7.73]
Rangkaian yang diperoleh dalam kasus ini diilustrasikan pada Gambar 7.73(b). Fungsi-fungsinya
F(0, B, C, D, E) dan F(1, B, C, D, E) diimplementasikan oleh LUT 1 dan LUT 2, sedangkan
LUT 3 dikonfigurasi sebagai multiplexer 2:1 yang sinyal pilihnya adalah A.
S OLUSI 7.8.- Pelaksanaan penambah dan pembanding menggunakan LUTs 4-masukan.
Sebuah penambah penuh dicirikan oleh persamaan Boolean berikut:
S i = (A i B i ) C i
[7.74]
C i+1 = (A i B i )C i + A i · B i
[7.75]
halaman 313
301
LUT 3
(A)
E
A
B
D
F
C
F
A
(B)
E
B
C
D
LUT 1
LUT 2
LUT 2
LUT 1
Gambar 7.73. Sirkuit untuk implementasi F

Kita punya:
S1=G1+C1
[7.76]
S0=G0+Ci
[7.77]
C2=C1·G1+F1·G1
dan:
C1=Ci·G0+F0·G0
[7.78]
Sebagai perbandingan, kita dapat menyimpulkan ekspresi logika berikut:
G1=A1+B1
[7.79]
F1=A1·B1
[7.80]
G0=A0+B0
[7.81]
dan:
F0=A0·B0
[7.82]
Untuk komparator 4-bit, persamaan logika untuk output S A=B ditulis sebagai:
S A=B = (A 3 + B 3 ) (A 2 + B 2 ) (A 1 + B 1 ) (A 0 + B 0 )
[7.83]
Karena:
S A=B = F 23 · F 01
[7.84]
halaman 314
302
berikut ini:
F 01 = (A 1 + B 1 ) (A 0 + B 0 )
[7.85]
dan:
F 23 = (A 3 + B 3 ) (A 2 + B 2 )
[7.86]
S OLUSI 7.9.- Logic elemen sirkuit.
Dengan menganalisis rangkaian untuk elemen logika pada Gambar 7.74, kita mendapatkan:
F=D·S0+Q·S0
[7.87]
dan
Q+=D=X+S1
[7.88]
di mana Q + menunjukkan keadaan berikutnya dari keluaran flip-flop. Tabel 7.10 menunjukkan kebenaran
tabel elemen logika.
x
0
S
1
S
Q
D
1
0
F
CK
Gambar 7.74. Sirkuit elemen logika
S1
S0
D
F
0
0
x
Q
0
1
x
D
1
0
x
Q
1
1
x
D
Rangkaian elemen logika dengan pin I/O ditunjukkan pada Gambar 7.75.
halaman 315
303
D
0
S2
S1
S
Q
1
0
F
x
CK
D0
Gambar 7.75. Rangkaian elemen logika dengan pin I/O
Rangkaian elemen logika dengan input reset sinkron untuk flip-flop ditampilkan
pada Gambar 7.76.
1
Q
0
x
CK
S2
S3
S0
D0
S
D
1
F
Gambar 7.76. Sirkuit elemen logika dengan input reset sinkron

S OLUSI diagram 7.10.- Timing dari elemen logika untuk sirkuit diprogram.
Analisis rangkaian elemen logika menghasilkan persamaan berikut:
F=G·Y+Q·Y
[7.89]
di mana
G = M · DI + M · DI · CK = M · DI(1 + CK) = M · DI
[7.90]
dan keadaan flip-flop selanjutnya ditentukan oleh:
Q + = D = X DI
[7.91]
Diagram pengaturan waktu dari elemen logika yang ditunjukkan pada Gambar 7.77(a) direpresentasikan dalam
Gambar 7.77(b).
halaman 316
305
Untuk pelaksanaan, C 0 , kami memiliki:
C 0 = C i · C 0 (0, A, B) + C i · C 0 (1, A, B)
[7.94]
Tabel kebenaran memberikan representasi 0001 untuk C 0 (0, A, B), 0111 untuk
C 0 (1, A, B) dan 0110 untuk S (0, A, B). Ini bisa dimanfaatkan untuk menulis
C 0 (1, A, B) = S(0, A, B) + C 0 (0, A, B), dan akhirnya:
C 0 = C i · C 0 (0, A, B) + C i [S(0, A, B) + C 0 (0, A, B)]
[7.95]
Persamaan logika untuk keluaran E 0 dari komparator dapat berbentuk:
E 0 = C i · E 0 (0, A, B) + C i · E 0 (1, A, B)
[7.96]
Karena, menurut tabel kebenaran yang ditunjukkan pada Tabel 7.12, E 0 (0, A, B) dan
E 0 (1, A, B) ambil nilai masing-masing 0000 dan 1001, dapat ditentukan bahwa
E 0 (1, A, B) = E 0 (0, A, B) + E 0 (1, A, B). Karenanya:
E 0 = C i · E 0 (0, A, B) + C i [E 0 (0, A, B) + E 0 (1, A, B)]
[7.97]
E saya
A
B
E0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
1
0
1
0
1
1
0
0
1
1
0
1
Tabel 7.12. Tabel kebenaran komparator
Spesifikasi input dan output dari elemen logika diberikan pada Tabel 7.13 untuk
masing-masing fungsi yang akan dilaksanakan.
halaman 317
306
Z
kamu
x
F
G
Fungsi
A
B
C saya
S
C0
penambah
A
B
C saya
-
E0
pembanding
Tabel 7.13. Spesifikasi input dan output dari elemen logika
halaman 318
Lampiran
Sirkuit dan Perangkat Lunak Terpadu Digital
A1.1. Sirkuit kombinasi
– Gerbang NAND 2-Input Quad 74HC00
– 74HC02 Quad 2-Input Atau Gerbang
– 74HC04 Hex Inverter
– Gerbang XOR 2-input 74HC86 Quad
– 74HC138 3 dari 8 Dekoder
– 74HC139 Ganda 2 dari 4 Dekoder
– 74HC157 Quad 2 ke 1 Multiplexer non-pembalik
– 74HC153 Dual 4 ke 1 Data Selector/Multiplexer
– 74HC151 Pemilih Data/Multiplekser 8 hingga 1
– 74HC139 Ganda 2 dari 4 Dekoder
– Encoder Prioritas 74HC147 10-Desimal ke 4-BCD
– 74HC148 8 hingga 3 Encoder Prioritas Oktal
– 74HC154 4 dari 16 Decoder/Demultiplexer Baris
– Dekoder/Driver Segmen 74LS47 BCD-7
– Dekoder 74HC42 BCD/Desimal
– 74HC283 4 Bit Binary Full Adder dengan Fast Carry
– 74HC583 4 Bit BCD Full Adder dengan Fast Carry
– 74HC182 4 Bit Lookahead Carry Generator
halaman 319
308
– 74HC181 4 Bit ALU/Fungsi Generator
– 74HC384 8 oleh 1 Bit Dua-Pelengkap Pengganda
– Pembanding Magnitudo 74HC85 4 Bit
– 74HC365 Hex Buffer W/Common Enable
A1.2. Sirkuit berurutan
– 74LS279 RS Kait
– 74HC75 Quad Bistable Transparan Latch
– 74HC74 Dual D-Flip-Flop dengan Preset dan Clear
– 74HC109 Dual JK Flip-Flop dengan Preset dan Clear
– 74HC194 Empat Bit Bidirectional Universal Shift Register
– 74HC670 Empat oleh Empat File Daftar
– Penghitung Riak Biner 74HC93 Empat Bit
– 74HC161 Penghitung Sinkron Empat Bit
– Penghitung Naik/Turun Biner 74HC699, Kait Bening Sinkron
A1.3. Memori dan sirkuit yang dapat diprogram
– 74HC189 64 (16 × 4) Pembalikan Bit RAM
– CY6264 8 K × 8 RAM Statis
– Altera: Stratix-10 FPGA; Topan V FPGA; Maks V CPLD
– Xilinx: Virtex-7 FPGA; Spartan-6 FPGA; CoolRunner-II CPLD
A1.4. Perangkat lunak desain berbantuan komputer
– Perangkat Lunak Desain Quartus Prime: www.altera.com
– Suite Desain ISE; Suite Desain Vivado: www.xilinx.com
halaman 320
Bibliografi
[BRO 08] B ROWN S., V RANESIC Z., Dasar-dasar logika digital dengan desain VHDL, ke-3
ed., Pendidikan McGraw-Hill, Kota New York, NY, 2008.
[CLE 00] C LEMENTS A., Prinsip-prinsip perangkat keras komputer, edisi ke-3., Universitas Oxford
Pers, Oxford, Inggris, 2000.
[COM 95] COMER DJ, Logika digital dan desain mesin negara, edisi ke-3, Universitas Oxford
Pers, Kota New York, NY, 1995.
[DUE 01] D UECK RK, Desain digital dengan aplikasi CPLD dan VHDL, Delmar Thomson
Belajar, Albany, NY, 2001.
[GIV 03] G IVONE D., Prinsip dan desain digital, McGraw-Hill, New York City, NY, 2003.
[HAY 93] H AYES JP, Pengantar desain logika digital, Penerbitan Addison-Wesley
Perusahaan, Boston, MA, 1993.
[HAY 98] H AYES JP, Arsitektur dan organisasi komputer, McGraw-Hill, New York
Kota, New York, 1998.
[KAT 05] K ATZ RH, B ORRIELO G., Desain logika kontemporer, edisi ke-2., Prentice Hall,
Upper Saddle River, NJ, 2005.
[MAN 01] M ANO MM, Desain digital, edisi ke-3., Prentice Hall, Upper Saddle River, NJ, 2001.
[MAR 10] M ARCOVITZ AB, Pengantar desain logika, edisi ke-3., McGraw-Hill Education,
Kota New York, NY, 2010.
[NDJ 11] N DJOUNTCHE T., sirkuit terintegrasi analog CMOS: kecepatan tinggi dan hemat daya
desain, CRC Press, Boca Raton, FL, 2011.
[ROT 04] R OTH J R . CH, Dasar-dasar desain logika, edisi ke-5., Brooks/Cole – Thomson
Belajar, Belmont, CA, 2004.
[SAN 02] S ANDIGE RS, Kebutuhan desain digital, Prentice Hall, Upper Saddle River, NJ,
2002.
[TIN 00] T INDER RF, Desain digital teknik, Academic Press, San Diego, CA, 2000.
halaman 321
310
[TOC 03] T OCCI RJ, A MBROSIO FJ, Mikroprosesor dan mikrokomputer, edisi ke-6,
Prentice Hall, Upper Saddle River, NJ, 2003.
[WAK 00] W AKERLY JF, Prinsip dan praktik desain digital, edisi ke-3, Prentice Hall,
Upper Saddle River, NJ, 2000.
[WIL 98] W ILKINSON B., Intisari dari desain digital, Prentice Hall Europe, Hemel
Hempstead, Inggris, 1998.
[YAR 97] Y ARBROUGH JM, Logika digital – Aplikasi dan desain, Penerbitan Barat
Perusahaan, St. Paul, MN, 1997.
halaman 322
Indeks
A
penambah, 117, 257
membawa-lookahead, 122
bawa-pilih, 124
bawa-lewati, 125
pembawa riak, 120
tambahan, 120, 149
bus alamat, 196
algoritma, 138, 141, 144, 147, 214, 215,
263
antifuse, 245, 253
satuan aritmatika, 164
memori asosiatif, 222
B
Baugh–Wooley, 141
Penambah BCD, 165
Stan, 141
tes mandiri bawaan, 97
bis, 197
C
bawa, 125
mengalir, 129, 153
sirkuit
logika yang dapat diprogram, 245
CPLD, 263
FPGA, 263
sobat, 247, 248
PLA, 247, 248, 257
PROMO, 247
CMOS, 178, 179, 183, 186, 188, 190, 200,
253
kode
BCD, 214–216, 263
biner, 214–216, 263
pembanding, 127, 168
perbandingan, 127, 129
memori yang dapat dialamatkan konten (CAM), 222
penghitung, 51, 91, 175
asinkron, 51
LFSR, 98
register geser umpan balik linier, 94
modul 4, 52
modulo 8, 53
modul 10, 58
modulo 16, 55
reversibel, 64
sinkron, 51
atas/bawah, 64
CPLD, 245, 263, 268, 270
DAN bank, 264
sel makro, 264, 270
pengalokasi istilah produk, 264
D, E
bus data, 196
memantul, 11
dekoder, 66, 214, 245, 247, 259, 267, 271,
274, 276, 278, 284, 291, 292
pembagi, 143, 149
halaman 323
312
divisi
dengan restorasi, 144
tanpa restorasi, 144
penghitung bawah, 62
DRAM, 203
dipicu tepi, 1
EEPLD, 254
EEPROM, 200
tenaga listrik, 179
pembuat kode, 274
EPLD, 253
EPROM, 200
F
penyebaran, 179
Memori FIFO, 224
Berbasis RAM, 225
berbasis register, 224
flash EEPROM, 200
flip-flop, 1
karakteristik, 33
dipicu tepi, 24, 29
waktu tahan, 34
JK, 16, 18
level-dipicu, 24
tuan-budak, 20, 22, 24
waktu pengaturan, 33
T, 18
dengan input asinkron, 30
FPGA, 245, 263, 270
berbasis antifuse, 271
blok input/output, 273
interkoneksi, 270
meja pencarian, 264
Berbasis SRAM, 272
FRAM, 220
penambah penuh, 119, 163
pengurang penuh, 149, 158
mode dasar, 3
sekering, 245, 248, 253
H, saya, J
setengah penambah, 117
setengah pengurang, 149, 158
interkoneksi, 253
berbasis antifuse, 253
Berbasis EEPROM, 267
berbasis flash, 267
berbasis sekering, 253
jaringan, 269
dapat diprogram ulang, 267
Berbasis SRAM, 268
antarmuka, 189
inverter, 184
Penghitung Johnson, 93
K, L
Karnaugh, 7, 128, 214, 255
peta, 128, 214, 255, 258, 284, 286, 292
L
kait, 1, 33
gerbang D, 15
gerbang SR, 11, 14
tingkat sensitif, 16
Berbasis gerbang NAND, 5
Berbasis gerbang NOR, 1
kondisi balapan, 3
SR, 6
SR, 9
dipicu level, 1
Penghitung LFSR, 98
LIFO, lihat memori LIFO
Memori LIFO, 225
faktor beban, 179
blok logika, 272
persamaan logika, 2, 53, 109, 117, 187, 211,
247
gerbang logika
NAND, 181, 184, 186
TIDAK, 185
kolektor terbuka, 182
saluran terbuka, 185
tingkat logika, 178
unit logika, 164
meja pencarian, 263, 264, 266
LUT, lihat tabel pencarian
M
sel makro, 263, 270
tuan-budak, 20, 22, 24
flip-flop JK master-slave
halaman 324
Indeks
313
0 menangkap, 23
1 menangkap, 23
maxterms, 260, 292
memori, 195
waktu akses, 195
CAM, 222
DRAM, 203
EEPROM, 200
EPROM, 200, 201
FIFO, 224
flash EEPROM, 200
FRAM, 220
LIFO, 225
tidak mudah menguap, 195, 199
organisasi, 208
PROMO, 200
siklus baca, 198
ROM, 199
pilih fon, 213
SRAM, 202
diagram waktu, 198
tidak stabil, 195, 202
kata, 195
siklus tulis, 198
mikrokontroler, 228
mikroprosesor, 117
modulo, 51
MOSFET, 183
perkalian, 142
pengali, 136, 141
nomor yang ditandatangani, 138
nomor yang tidak ditandatangani, 137
N, O, P
kebisingan, 178
nomor
ditandatangani, 138–140, 143
tidak ditandatangani, 135, 137
kolektor terbuka, 182
saluran pembuangan terbuka, 185, 187
sobat, 245, 247
PLA, 245, 247
PLD, 245
PROM, 200, 245, 247
penundaan propagasi, 179
R
kondisi balapan, 3
kritis, 10
tidak kritis, 9
RAM, 202
siklus baca, 198
daftar, 85
dua arah, 88
input paralel, 85
masukan seri, 85
daftar file, 90
penghitung cincin, 92
ROM, 199, 245
S
memori semikonduktor, lihat memori
memori akses berurutan, 223
Shannon, 266
register geser, lihat register
hubung singkat, 100
daftar tanda tangan, 98
SRAM, 202
tumpukan, 225
diagram keadaan, 51, 63
bit bendera status, 133
pengurangan, 121, 149, 158
tegangan suplai, 177
beralih memantul, 11
sistolik, 138
T, W
teknologi, 178, 253
penyangga tiga negara, 187
transistor
bipolar, 180
MOS, 177
tabel kebenaran, 245, 258, 263, 264, 278, 286
TTL, 177–181, 189, 190
komplemen dua, 138, 160
kata, 195
siklus tulis, 198
halaman 325
Sistem Nanoelektromekanis
2014
Teori Ketidakpastian dan Penggabungan Data Multisensor
Kawat Nano Semikonduktor Celah Pita Lebar 1: Efek Dimensi Rendah
dan Pertumbuhan
Kawat Nano Semikonduktor Celah Pita Lebar 2: Heterostruktur dan
Perangkat Optoelektronik
Desain Perangkat Aktif Microwave
Kenangan yang tidak mudah menguap
Judul lain dari
di dalam
Teknik Elektronika
2015
D URAFFOURG Laurent, A RCAMONE Julien
A PPRIOU Alain
C ONSONNI Vincent, F EUILLET Guy
L ACAZE Pierre Camille, L ACROIX Jean-Christophe
G AUTIER Jean-Luc
halaman 326
Microdisplays OLED: Teknologi dan Aplikasi
Sensor Baru dan Rantai Pemrosesan
2013
Kompatibilitas Elektromagnetik dalam Elektronika Daya
Sistem Tertanam: Analisis dan Pemodelan dengan SysML, UML, dan AADL
/ ( 7 ,(& <DQQLFN
Kimia dalam Mikroelektronika
2012
Elektromagnetisme: Persamaan Maxwell, Propagasi dan Emisi Gelombang
Sensor Kimia dan Biosensor
Instrumentasi dan Metrologi dalam Oseanografi
Analisis Numerik dalam Elektromagnetik: Metode TLM
2011
Tautan Fotonik Gelombang Mikro: Komponen dan Sirkuit
Teknologi Silikon: Implantasi Ion dan Perawatan Termal
Ruang Gema Elektromagnetik
T EMPLIER François
T HOMAS Jean-Hugh, Y AAKOUBI Nourdin
C OSTA François, G AUTIER Cyrille, L ABOURE Eric, R EVOL Bertrand
K ORDON Fabrice, H UGUES Jérôme, C ANALS Agusti, D OHET Alain
B ECHERRAWY Tamer
L ALAUZE René
S AGUET Pierre
A LGANI Catherine, R UMELHARD Christian, B ILLABERT Anne-Laure
B AUDRANT Annie
B ESNIER Philippe, D MOULIN Bernard
L E M ENN Marc
halaman 327
Integrasi Film Tipis Ferroelektrik dan Piezoelektrik: Konsep dan Jawaban
Aplikasi untuk Mikrosistem
Dielektrik Ferroelektrik Terintegrasi pada Silikon
Litografi nano
2010
Litografi
Filter VHF / UHF dan Multicoupler
2009
Memori Silikon Non-volatile / Jalur Inovasi
Sensor Optoelektronik
Mikrosensor Kimia dan Biologis / Aplikasi dalam Media Fluida
Fisika dan Pengoperasian Perangkat Silikon di Sirkuit Terpadu
Fisika Keadaan Padat untuk Elektronika
Perangkat Semikonduktor Elektronik Daya
Sirkuit Terpadu RF Pasif
D EFAY Emmanuel
D EFAY Emmanuel
L ANDIS Stefan
L ANDIS Stefan
P IETTE Bernard
DE S ALVO Barbara
D ECOSTER Didier, H ARARI Joseph
F ABRY Pierre, F OULETIER Jacques
G AUTIER Jacques
M OLITON Andre
P ERRET Robert
S AGUET Pierre
halaman 328
2008
Elektromagnetisme dan Interkoneksi
2007
Buku Pegangan Sensor Modern
C HARRUAU Stephane
R IPKA Pavel, T IPEK Alois
halaman 329
PERJANJIAN LISENSI PENGGUNA AKHIR
WILEY
Kunjungi www.wiley.com/go/eula untuk mengakses ebook EULA Wiley.
halaman 330

Elektronik Digital 2

Diunggah oleh

Informasi Dokumen

Hak Cipta

Format Tersedia

Bagikan dokumen Ini

Bagikan atau Tanam Dokumen

Opsi Berbagi

Apakah menurut Anda dokumen ini bermanfaat?

Apakah konten ini tidak pantas?

Hak Cipta:

Format Tersedia

Elektronik Digital 2

Diunggah oleh

Hak Cipta:

Format Tersedia

Halaman 1

Mengacu pada Gambar 1.1(c), kita dapat menulis:

Gambar 1.29. Diagram waktu dari JK flip-flop dipicu

Gambar 1.60. a) Flip-flop JK master-slave; b) diagram waktu

Gambar 2.1. Penghitung biner modulo 4 asinkron:

Gambar 2.8. Penghitung biner modulo 16 sinkron:

Gambar 2.12. Penghitung biner modulo 10 sinkron:

Gambar 2.22. a) Rangkaian logika penghitung; b) diagram waktu

Gambar 2.24. a) Rangkaian asinkron menggunakan dua flip-flop;

Gambar 2.26. Sirkuit logika untuk pencacah empat bit

Gambar 2.27. Rangkaian logika untuk pencacah menggunakan tiga flip-flop JK

Gambar 2.28. Rangkaian logika untuk pencacah flip-flop D sinkron

Gambar 2.29. Rangkaian logika pencacah menggunakan JK flip-flop

Gambar 2.30. a) Penghitung terhubung ke D 1 dan D 2

Gambar 2.31. Sirkuit sinkron

Gambar 2.37. a) Rangkaian logika penghitung;

Gambar 2.41. Diagram waktu

Gambar 2.49. Sirkuit temporer

Gambar 3.3. Register geser serial-keluar paralel-masuk

Gambar 3.6. Register geser dua arah

Gambar 3.12. Penghitung Johnson empat-bit dengan dekoder

Gambar 3.19. Contoh BIST untuk rangkaian kombinasional

Gambar 3.21. Rangkaian logika register BILBO

Gambar 3.23. Penghitung Modulo 6 Johnson (sirkuit 2)

Gambar 3.26. Shift register dengan mengaktifkan sinyal

Gambar 3.27. Rangkaian logika dan simbol untuk

Gambar 3.28. Diagram waktu untuk register universal

Gambar 3.33. Register geser lima bit

Gambar 3.35. Penghitung Modulo 6 Johnson: a) sirkuit 1; b) diagram waktu;

Gambar 3.36. Penghitung Modulo 6 Johnson:

Gambar 3.38. Sirkuit logika dari urutan 1101

Gambar 3.40. Diagram waktu dari register universal

Gambar 4.4. Penambah penuh: a) rangkaian logika; b) simbol

Gambar 4.7. Penambah/pengurang pembawa riak empat bit

Gambar 4.8. Adder carry-lookahead empat-bit

Gambar 4.9. Adder pilih-bawa empat-bit

Gambar 4.11. Sel penambah carry-lewati

Gambar 4.12. Adder carry-skip delapan-bit

Gambar 4.16. Komparator cascadable satu-bit:

Gambar 4.20. Unit aritmatika dan logika empat bit

Gambar 4.31. Pembagi seluler berdasarkan algoritma untuk

Gambar 4.33. Pembagian seluler berdasarkan algoritma untuk pembagian

Gambar 4.34. Contoh pembagian tanpa restorasi: a) 100 9

Gambar 4.35. Sirkuit logika

Gambar 4.38. Sirkuit logika

Gambar 4.39. komparator cascadable n-bit

Gambar 4.43. Sirkuit logika penghitung dua arah

Gambar 4.52. Sirkuit logika dari penambah penuh

Gambar 4.53. a) Operasi penambahan; b) rangkaian logika penambah

Gambar 4.58. Pembanding kaskade

Gambar 4.59. Peta Karnaugh: a) x i+1 = x i + A · B · y i ;

Gambar 4.61. Rangkaian logika: a) sel pembanding; b) bagian keluaran

Gambar 4.62. Sirkuit logika dari komparator 4-bit

Gambar 5.13. Aplikasi: a) koneksi kabel DAN; b) driver LED

Gambar 5.16. Contoh interfacing: a) TTL-CMOS; b) CMOS-TTL

Gambar 6.12. a) Siklus tulis dan b) siklus baca DRAM

Gambar 6.16. Sirkuit logika memori 4K × 4:

Gambar 6.18. Sirkuit logika: a) 6-bit biner-ke-BCD dan b) 8-bit

Gambar 6.24. Struktur memori FIFO berbasis register 4 × 5

Gambar 6.25. Struktur memori FIFO berbasis RAM

Gambar 6.26. Diagram blok fungsional dari memori dengan

Gambar 6.29. Diagram blok fungsional dari memori

Gambar 7.1. Representasi lengkap dari sirkuit yang dapat diprogram 2 × 3

Gambar 7.4. PROM terprogram (× mewakili yang dapat diprogram