LAPORAN AKHIR

PRAKTIKUM SISTEM DISAIN DIGITAL

NAMA : Thierry Rain Dhafin Montoya

NPM : 140910190048
NAMA DAN NO. MODUL : Pengenalan Very High Description (VHDL)
Dengan ISE DESIGN SUITE 14.4
NAMA ASISTEN : Zulfan Jauhar M.
KELOMPOK :5
ANGGOTA KELOMPOK : An mei (140910160005)
Fisrdaus Arya W. (140910190010)
M. Dzaka Al Faris (140910190023)
Moh Iqbal Al-Fathan (140910190028)
Jason Dominick M. M. (140910190041)

DEPARTEMEN TEKNIK ELEKTRO

PROGRAM STUDI TEKNIK ELEKTRO
FAKULTAS MATEMATIKA DAN ILMU PENGETAHUAN ALAM
UNIVERSITAS PADJADJARAN
2020
 I. Judul Eksperiment
Pengenalan Very High Description Language (VHDL) ISE DESIGN SUITE 14.4

II. Tujuan

Mampu memahami dan mendesain system digital logic menggunakan VHDL

juga mempelajari dan memahami pemodelan, simulasi, implementasi, system
digital dengan menggunakan Xilink ISE Design Suite 14.4.
III. Problem
A. Disain
Membuat Half Adder dan Test Bench :
(i) Half adder
Source File di desain sesuai :
 (ii) Half Adder Test Bench
Source File di desain sesuai :

B. Blok Diagram
C. Diagram Logic

D. Diagram Logic RTL Schematic

 E. Diagram Logic Technology Schematic

F. Daftar Peralatan
- Laptop Support Windows
- Software Windows 10 Pro
- ISE XILINX Design Suites 14.4
IV. Prosedur, Observasi, dan Data
A. Langkah Disain
1. Membuat New Project pada ISE XILINX.
2. Men-seting file sesuai dengan ketentuan yang ada pada diktat.
3. Membuat VHDL source dengan menggunakan NEW SOURCE lalu
mendeklarasikan port input dan output.
4. Memrogram perintah operasi sesuai diktat praktikum dan
melakukan “check syntax” pada “synthesize-XST” lalu “implement
design” sampai program sukses.
5. Membuat New Source VHDL baru sebagai test bench program
sebelumnya. Yaitu half_adder_test_bench sebagai sub dari Half
adder.
6. Memasukan statement sesuai diktat pada test bench.
7. Mensimulasikan Half Adder test bench dengan iSim Simulator lalu
simulate behaviour.
8. Simulasi akan tertampil pada osiloskop.
B. Tabel Kebenaran

Half adder - rangkaian penjumlahan sistem bilangan biner 1 bit, memiliki

dua input dan dua output.

C. Persamaan Boolean dan Karnauh Map

SUM CARRY
V. Hasil
o Desain VHDL Code Module – Half Adder

Dalam program dideklarasikan 2 port input dan 2 port output, yaitu A & B sebagai
input, dan SUM & CARRY sebagai output. Pendeklarasian output dan input
sesuai pada diklat. Program yang dijalankan dimulai dari begin. Lalu dilakukan
check syntax dan memulai testbench.
o Desain VHDL Code Module – Half Adder Testbench
 Penginputan Perintah operasi sesuai pada diktat yaitu nilai input A,B -
(0,0);(0,1);(1,0);(1,1) dan pergantian nilai input per 100 ns. Pada program
dilakukan penghapusan perintah clock karena pada praktikum ini belum
menggunakan clock. Selanjutnya pensimulasian testbench yang akan
menunjukan osiloskop/sinyal dari half adder sesuai dengan input yang
dimasukan.

o Hasil Simulasi – sinyal osiloskop

Simulasi dari testbench yang sudah diberikan input A,B - (0,0);(0,1);(1,0);(1,1)

yang berubah setiap 100 ns sesuai dengan program yang di tuliskan pada
testbench yaitu “wait for 100 ns” pada setiap input yang diberikan.
Simulasi yang ditampilkan sesuai dengan tabel kebenaran yang ada. Sum dan
carry sesuai dengan tabel kebenaran. Terdapat 2 input dan output sesuai dengan
blok diagram dan rangkaian, menggunakan gerbang logika XOR dan AND.

VI. Kesimpulan
Praktikum half adder berjalan sesuai prosedur, tetapi terjadi hambatan pada
implementing design dikarenakan symbol warning sehingga terhambat pada code
module half adder menuju ke testbench half adder yang disebabkan software lapsed.
Lalu pada testbench terkendala pada menjalankan simulasi, dikarenakan hasil awal dari
testbench half adder terdapat program clock, tetapi pada praktikum ini belum
menggunakan clock. Lalu pada simulasi menampilkan osiloskop yang harus di perkecil
terlebih dahulu agar terlihat keseluruhannya.
Setelah melakukan praktikum, praktikan mengenali software ISE XILINX 14.4
dan dapat menggunakan VHDL. Terdapat pula entity dan architecture yaitu sebagai
kode utama library, entity sebagai interface, dan architecture sebagai body. Biasa
disebut sebagai hirarki bertingkat. Praktikan juga mendeklarasikan port output dan
input pada program. Level representasi pada program ialah behavioural yaitu algoritma
dan dataflow.
Pelaksanaan praktikum dilakukan sesuai prosedur dan didapatkan hasil yang
sesuai dengan data yang diperoleh. Data – data yang diperoleh di masukan pada laporan
akhir modul 1.