LAPORAN AKHIR

PRAKTIKUM SISTEM DISAIN DIGITAL

NAMA : Thierry Rain Dhafin Montoya

NPM : 140910190048
NAMA DAN NO. MODUL : Program Desain Gerbang Digital AND, OR,
NOT, NAND, NOR Using VHDL and FPGA
Technology (Modul 2)
NAMA ASISTEN : Azhari Deva Aditya

KELOMPOK :5

ANGGOTA KELOMPOK : An mei (140910160005)

Fisrdaus Arya W. (140910190010)
M. Dzaka Al Faris (140910190023)
Moh Iqbal Al-Fathan (140910190028)
Jason Dominick M. M. (140910190041)

DEPARTEMEN TEKNIK ELEKTRO

PROGRAM STUDI TEKNIK ELEKTRO
FAKULTAS MATEMATIKA DAN ILMU PENGETAHUAN ALAM
UNIVERSITAS PADJADJARAN
2020
 I. Judul Eksperiment

Program Desain Gerbang Digital AND, OR, NOT, NAND, NOR Using VHDL
and FPGA Technology.

II. Tujuan

Mempelajari prinsip operasi gerbang logika digital dasar AND, OR, INVERTER,
NAND, NOR dengan menggunakan VHDL 3 modelling style dan representasi
fungsinya melalui tabel kebenaran (truth table), diagram logika dan aljabar
Boolean dengan cara mensintesis, mensimulasikan VHDL dan
mengimplementasikan ke dalam FPGA.

III. Problem
A. Disain
• Membuat AND 3-modelling dan Test Bench :
(i) VHDL AND 3-Modelling Desain
Source File di desain sesuai :
(ii) VHDL Testbench AND 3-Modelling Desain
Source File di desain sesuai :
(iii) Desain Rangkaian

(iv) Desain Component dalam Structural model (YB)

• Membuat FPGA-NOR Gates dan Testbench

(i) VHDL FPGA-NOR Gates design Dataflow(Not Use)
(ii) VHDL Testbench FPGA-NOR Gates
(iii) VHDL SOURCE FPGA-NOR ALL-3 Modelling
(iii) Desain Pada Diktat

• Membuat Combinational Circuit-5 Gates – Three Model

(i) VHDL Combinational Circuit – Dataflow Model
 (ii) VHDL Combinational Circuit – Structural Model

(iii) VHDL Combinational Circuit – Sequential Model

(iv) Testbench VHDL For All 3 Model
- Just add:
(v) Desain Combinational Circuit

(vi) Using Sub-Source VHDL (Structural-Component) - Inverter, AND, OR,

NAND, and NOR
1. NOT

2. AND

3. OR
 4. NAND

5. NOR

B. Blok Diagram
1. AND-3 Modelling
2. FPGA-NOR

3. Combinational Circuit
i. Sequential

ii. Structural
 iii. Dataflow

4. Sub-Source VHDL and1

C. Diagram Logic
1. RTL Schematic
i. AND-3 Modelling

ii. NOR-FPGA
iii. Combinational Circuit – Dataflow Model

iv. Combinational Circuit – Structural Model

v. Combinational Circuit – Sequential Model

2. Technology Schematic
i. AND-3 Modelling

ii. NOR-FPGA

iii. Combinational Circuit – Dataflow Model

 iv. Combinational Circuit – Structural Model

v. Combinational Circuit – Sequential Model

D. Daftar Peralatan
- Laptop Support Windows
- Software Windows 10 Pro
- Software VirtualBox 6.342
- ISE XILINX Design Suites 14.4
IV. Prosedur, Observasi, dan Data
A. Langkah Disain
1. Membuat New Project pada ISE XILINX.
2. Men-seting file sesuai dengan ketentuan yang ada pada diktat.
3. Membuat VHDL source dengan menggunakan NEW SOURCE lalu
mendeklarasikan port input dan output.
4. Memrogram perintah operasi sesuai diktat praktikum dan
melakukan “check syntax” pada “synthesize-XST” lalu “implement
design” sampai program sukses.
5. Membuat New Source VHDL baru sebagai test bench program
sebelumnya.
6. Memasukan statement sesuai diktat pada testbench.
7. Mensimulasikan rangkaian dengan iSim Simulator lalu simulate
behaviour.
8. Simulasi akan tertampil pada osiloskop.
9. Menyesuaikan Simulasi dengan tabel kebenaran
10. Mengambil Simulasi dan hasil pemrograman sebagai hasil pada
laporan akhir.
11. Melakukan prosedur di atas untuk “AND-3 Modelling”, “FPGA-
NOR-3 Modelling”, dan “Combinational Circuit-3 Modelling”.
B. Tabel Kebenaran
a. AND

b. OR
 c. NAND

d. NOR

e. NOT

f. Combinational Circuit

A B S W X Y Z
0 0 1 0 0 1 0
0 1 1 0 1 1 1
1 0 0 0 1 1 1
1 1 0 1 1 0 0
 g. IC NOR
A1 A2 B1 B2 C1 C2 D1 D2 F1 F2 F3 F4
0 0 0 0 0 0 0 0 1 1 1 1
0 1 0 1 0 1 0 1 0 0 0 0
1 0 1 0 1 0 1 0 0 0 0 0
1 1 1 1 1 1 1 1 0 0 0 0

C. Persamaan Boolean dan Karnauh Map

V. Hasil
A. AND-3 Modelling

Testbench AND-3 Modelling

Simulasi AND-3 Modelling

Analisa : Program ini mempunyai 2 input yaitu A dan B, dan 3 output yaitu
YA, YB, dan YC. Menggunakan model Bahasa yang berbeda, yaitu
 behavioral, dataflow, dan structural. Semua model dijadikan satu program
VHDL. Pada simulasi terlihat output YA=YB=YC dan sesuai dengan tabel
kebenaran, yang berarti program benar. Pada program ini hanya
menggunakan satu sub-source VHDL / component yaitu and1.

B. FPGA-NOR 3 Modelling
Testbench FPGA-NOR 3 Modelling
 Simulasi FPGA-NOR

Analisa : Pada program ini bekerja sebagai IC NOR yang mempunyai 8 input dan
4 output. Tetapi pada program ini saya memisahkan ketiga model menjadi 12
output, yang masing masing model mempunyai 4 output. Tujuannya adalah
mengecek apakah setiap model mempunyai output yang sama. Simulasi
menunjukan output sama, dan sesuai dengan tabel kebenaran. Pada stimulus di
testbench terdapat 32 input yang di bagi menjadi 4 bagian per 100 ns. Pada
program ini menggunakan sub-source VHDL/component nor pada model
structural.

C. Combinational Circuit
• Dataflow Model

Testbench VHDL Combinational – dataflow model

Simulasi VHDL Combinational – dataflow model
• Sequential Model

Testbench VHDL Sequential Model

Simulasi VHDL Sequential Model
• Structural Model

Testbench VHDL Structural Model

 Simulasi VHDL – Structural Model

Analisa : pada ketiga program terdapat input clock. Pada rangkaian

kombinasi ini terdiri dari gerbang NAND, NOT, NOR, AND, dan NOR.
Mempunyai 3 input, dan 6 output. Terlihat pada ketiga model
mempunyai simulasi yang sama dan sesuai dengan tabel kebenaran.
Pada bagian structural terdapat 5 component karena mempunyai 5
gerbang.
 D. Analisa
Praktikum-praktikum yang dilakukan menggunakan 3 model yaitu
behavioural, sequential, dan dataflow.Pada ketiga percobaan, dimasukan
input clock, yang fungsinya pada architecture ialah membuat sedikit delay.
Saat clock bernilai 1, walaupun input berubah, tidak mempengaruhi
outputnya.
Semua percobaan yang dilakukan sesuai dengan tabel kebenaran yang
berarti praktikum berhasil. Kendala yang dialami praktikan pada saat
praktikum ialah kesulitan dalam membuat sub-VHDL Source atau component
pada saat structural model karena tidak langsung terbuat atau muncul pada
saat program di save, diharuskan untuk mendeklarasikan kembali component-
component yang diperlukan untuk structural model.
Pada setiap percobaan terdapat warning pada bagian implement design
yang dikarenakan software timelapse, hal ini disebabkan oleh software yang
di download praktikan tidak mempunyai licence sehingga terbatas pada
implement design. Hal ini tidak terlalu berpengaruh pada hasil praktikum.

VI. Kesimpulan
Setelah melakukan praktikum, praktikan memahami gerbang logika pada
VHDL. Praktikan juga dapat membuat program dengan 3 model VHDL, dan
direpresentasikan dengan tabel kebenaran dan diagram logic dengan cara
mensimulasikan VHDL.
3 model VHDL yaitu structural , sequential, dan dataflow. Didapatkan model
structural lebih kompleks dari sequential dan dataflow ,dan harus mendeskripsikan
setiap component yang di gunakan dalam VHDL Module ke New Source, structural di
desain berdasarkan komponen yang terhubung. Model yang paling sederhana ialah
dataflow model yang didesain berdasarkan alur register data. Sequential didesain
sesuai algorithma menggunakan statement Process. Model yang paling efektif adalah
structural.
Pelaksanaan praktikum dilakukan sesuai prosedur dan didapatkan hasil yang
sesuai dengan data yang diperoleh. Data – data yang diperoleh di masukan pada laporan
akhir modul 2.