BAB I

FLIP FLOP

I. TUJUAN
 Mahasiswa mampu menjelaskan dan membuat tabel kebenaran dari berbagai jenis flip
– flop.
 Mahasiswa dapat memahami perbedaan jenis flip-flop yang satu dengan yang lain
dan mengaplikasikan dalam bentuk rangkaian.

II. PENDAHULUAN
Flip-flop merupakan suatu rangkaian logika yang mempunyai satu atau beberapa
masukan dan dua keluaran, keluaran yang satu merupakan komplemen dari keluaran yang
lain. Dengan memberikan pulsa pada masukan, keluaran flip-flop dapat diubah dari
logika 0 menjadi 1 atau dapat pula dilakukan hal sebaliknya.
Bila tidak ada perubahan keadaan pada masukan, maka keluaran flip-flop tetap.
Dengan demikian flip-flop dapat dipakai sebagai memori.

Flip-flop terdiri dari beberapa jenis antara lain :

1. SR Flip – flop (Set – Reset Flip-flop)
2. Set - Reset Flip-flop dengan Clock
3. Delay (D) Flip-flop
4. JK Flip-flop
5. Master-Slave JK Flip-flop

1
SR Flip – flop (Set – Reset Flip-flop)
SR-Flip-flop dapat dibentuk dengan dua cara; dari gerbang NAND atau dari
gerbang NOR. Seperti ditunjukkan pada gambar 1.0 (a). Dua buah NAND gate
disilangkan antara output NAND gate-1 dihubungkan dengan salah satu input NAND
gate-2, dan sebaliknya. Gambar 1.0 (b) menunjukkan symbol dari NAND gate latch.

S
Q

Q
R

(a) (b)
Gambar 1.0 NAND gate latch

Tabel kebenaran S-R Flip-flop NAND gate latch

S R Q Q

0 0 Tak Tentu
0 1 1 0
1 0 0 1
1 1 Q (tak berubah)

Penjelasan dari NAND gate latch :

2
NOR Gate Latch

S R Q Q

0 0 Q (tak berubah)
0 1 0 1
1 0 1 0
1 1 Tak Tentu

Gambar 1.1 NOR gate Latch Tabel kebenaran S-R Flip-flop NOR gate Latch

Penjelasan dari NOR gate latch :

1. SET = 1, RESET = 0 selalu menghasilkan Q = 1, tanpa mempedulikan keadaan
output FF sebelumnya. Ini disebut mengeset atau stting FF pada keadaan 1 atau
keadaan tinggi.
2. SET = 0, RESET = 1 selalu menghasilkan Q = 0, tanpa mempedulikan keadaan
output FF sebelumnya. Ini disebut mereset FF pada keadaan 0 atau keadaan rendah.
3. SET = 0, RESET = 0 tidak mempengaruhi keadaan FF. FF tetap berada pada keadaan
sebelumnya.
4. SET = 1 , RESET = 1 adalah keadaan tak menentu dan tidak seharusnya digunakan.
harga 1 pada SET atau RESET, yang digunakan untuk mengubahnkeadaan FF,dapat
merupakan suatu tegangan DC atau pulsa sesaat.

3
S-R Flip-flop dengan clock
Simbol logika untuk S-R flip-flop dengan clock diperlihatkan pada gambar 1.2 (a). flip-
flop tersebut kelihatannya seperti S-R flip-flop, kecuali bahwa flip-flop S-R yang
berdetak mempunyai satu masukan ekstra yang diberi label CLK (Clock). Pulsa detak (1)
tidak mempunyai pengaruh terhadap keluaran Q bila masukan S dan R berada dalam
posisi “0”. Flip-flop tersebut berada pada metode menganggur atau tetap selama pulsa
detak “1”.

Gambar 1.2 (a) Simbol S-R Flip-flop dengan clock

S
Qn

Clock

Qn+1
R

Gambar 1.2 (b) S-R Flip-flop dengan clock

Keterangan :
S R Qn Qn+1
Qn = Q sebelum diberi clock “1”

0 0 Tanpa Perubahan Qn+1 : Q sesudah diberi clock “1”

0 1 0 1
1 0 1 0
1 1 1 1
Tabel kebenaran S-R Flip-flop NOR gate Latch

4
Penjelasan dari S-R flip flop dengan clock :

D Flip-flop (Delay/Data Flip-Flop)

Simbol logika untuk flip-flop D diperlihatkan pada gambar 1.3 (a). Flip-flop D
hanya mempunyai satu masukan data (D) dan satu masukan detak (CLK). Flip-flop D
sering disebut flip-flop tunda. Kata tunda menggambarkan apa yang terjadi pada data,
atau informasi pada masukan D. Data 0 atau 1 pada masukan D di tunda 1 pulsa detak
dari pemasukan sampai keluaran Q.

D Qn+1

0 0
1 1

Gambar 1.3 (a). Simbol D Flip-flop Gambar 1.3 (b)Tabel Kebenaran D Flip-flop
Penjelasan dari D flip flop:

5
JK flip-flop

Gambar 1.5.(a) Rangkaian JK Flip-flop yang dibentuk dari

R-S flip-flop dan gerbang NAND

J K Q Komentar

0 0 Q No Change
1 0 1 Set
0 1 0 Reset
1 1 Q’ Toggle

Gambar 1.5. (b) Tabel kebenaran J-K FF

Penjelasan dari J-K flip flop:

6
 J-K flip-flop Master Slave
Flip-flop master-slave adalah suatu cara lain untuk menghindari pemacuan. Flip-
flop master-slave adalah kombinasi dari dua buah penahan yang diatur oleh sinyal
pendetak, penahan pertama disebut master, penahan kedua disebut slave. Master
merupakan penahan yang diatur oleh sinyal pendetak positif, sedangkan slave merupakan
penahan yang diatur oleh sinyal negatif.

Gambar 1.6. (a). Rangkaian Master Slave J-K Flip-flop

Yang Dibangun Dengan Gerbang NAND

J K Q Komentar

0 0 Q No Change
1 0 1 Set
0 1 0 Reset
1 1 Q’ Toggle

Gambar 1.6. (b) Tabel kebenaran Gambar 1.6. (c) Simbol

Flip-flop J-K Master Slave Flip-flop J-K FF Master Slave

7
Penjelasan dari J-K flip-flop Master Slave :

8
 BAB II
REGISTER

TUJUAN
 Mahasiswa dapat menganalisa dan menggunakan flip-flop dalam rangkaian Register
 Mahasiswa dapat menyebutkan macam-macam register dengan benar
 Mahasiswa dapat menyebutkan fungsi dan kegiatan Register
 Mahasiswa dapat menjelaskan prinsip kerja macam-macam register

PENDAHULUAN
Register adalah kumpulan dari elemen-elemen memori yang bekerja bersama
sebagai satu unit. Register yang paling sederhana tidak lebih dari sebuah penyimpan kata
biner. Jenis lainnya dapat mengubah kata yang tersimpan dengan menggeser bit-bitnya ke
kiri dan ke kanan, dan lain-lain.
Register Bufer
Kumpulan bit X menentukan pembebanan (pengisian) flip-flop. Jadi, apabila tepi
positif yang pertama tiba pada flip-flop, data yang tersimpan menjadi Q3 Q2 Q1 Q0 = X3
X2 X1 X0. Dalam notasi singkat, Q=X.

Gambar 1.7. (a) Register Bufer

Penjelasan dari Register Buffer :

9
Register Bufer Terkendali

Gambar 1.7. (b) Register Bufer Terkendali

Penjelasan dari Register Buffer Terkendali :

Register Geser
Shift register (register geser) dapat memindahkan bit-bit yang tersimpan ke kiri
atau ke kanan. Contoh aplikasi yang sering kita jumpai adalah kalkulator. Digit pertama
yang kita tekan akan tertampil pada penampil disebelah kanan, kemudian jika dilanjutkan
menekan digit yang kedua, maka tampilan digit yang pertama tadi akan tergeser ke kiri,
sementara digit yang kita tekan terakkhir akan tertampil di sebelah paling kanan.

Gambar 1.8 Register geser kiri

10
Penjelasan dari Register kiri :

Register Geser Terkendali

Register geser terkendali mempunyai masukan pengendali, mereka menentukan apa yang
dikerjakan oleh register pada pulsa kunci waktu berikutnya.
Kendali SHL
Gambar 1.9. menunjukkan bagaimana operasi geser kiri dapat dikendalikan. SHL adalah
sinyal pengendali. Ketika SHL rendah, sinyal inversi SHL adalah tinggi. Ini memaksa
setiap keluaran flip-flop untuk mencatu balik ke masukan datanya. Karena itu, pada saat
pulsa kunci waktu tiba, data itu beredar atau bertahan pada setiap flip-flop.

Gambar 1.9. Register Geser Terkendali

11
 Penjelasan dari Register geser terkendali :

a. Register geser serial in – serial out (SISO)

Dasar register geser empat-bit dapat dirangkai dengan menggunakan empat D
flip-flop, seperti yang diperlihatkan di bawah. Selama pulsa clock, satu bit ditransmisikan
dari kiri ke kanan. Menerima suatu kata data menjadi 1001.

Gambar 2.0 (a). Rangkaian register geser SISO

Gambar 2.0 (b). Ilustrasi data masuk dan keluar register SISO

12
 Penjelasan dari Register SISO :

b. Register geser serial in - parallel out (SIPO)

Dari jenis register ini, bit-bit data dimasukan secara serial sama artinya sama
dengan SISO. Perbedaanya adalah cara dimana bit-bit data dipindahkan dari register.
Sekali data disimpan, setiap bit muncul pada masing-masing baris keluarannya, dan
semua bit-bitnya mampu secara simultan. Sebuah susunan empat-bit register SIPO
diperlihatkan di bawah ini.

Gambar 2.1 (a). Register SIPO dalam susunan 4 bit

Pada jenis SIPO ini, hasil keluaran dari register geser dapat diilustrasikan seperti pada
Gambar 2.1. (b).

13
 Gambar 2.1 (b). Aliran data keluara dari SIPO
Penjelasan dari Register SIPO :

c. Register geser parallel in – serial out (PISO)

Gambar 2.2 (a) Register PISO

Ga:mbar 2.2 (b) Aliran data pada PISO

14
 Penjelasan dari Register PISO :

d. Register geser parallel In - parallel out (PIPO)

Untuk register Parallel In – Parallel Out, Masukan-masukan D dan keluaran Q
adalah paralel.

Gambar 2.3 (a) Register Geser PIPO

15
 Gambar 2.3 (b) Ilustrasi Register Geser PIPO
Penjelasan dari Register PIPO :

Contoh Soal :
Buatlah rangkaian dengan sebuah saklar yang mempunyai fungsi untuk mengubah mode
geser, jika saklar = 0 maka bit akan geser ke kiri, jika saklar = 1 maka bit akan geser ke
kanan.

16
 BAB III
COUNTER

TUJUAN
 Mahasiswa mampu menganalisa dan menyusun rangkaian flip-flop menjadi rangkaian
counter.
 Mahasiswa mampu menganalisa dan merancang counter asinkron,sinkron, modulo-n,
dan dekade.
 Mahmahasiswa dapat mengaplikasikan beberapa counter, serta pemilihannya untuk
kepentingan-kepentingan tertentu.

PENDAHULUAN
Counter merupakan sekelompok flip-flop yang disusun sedemikian rupa sehingga
menunjukkan cacah pulsa total yang diumpankan pada masukan.
Pencacah Tak Sinkron
Dianamai pencacah tak sinkron (asynkronuous counters) atau ripple through counters,
sebab flip-flop nya bergulingan secara tak serempak tetapi secara berurutan.
Pencacah tak sinkron terdiri dari 4 macam yaitu:
1) Pencacah maju tak sinkron yang berjalan terus (Free Running).
2) Pencacah maju tak sinkron yang dapat berhenti sendiri (Self Stopping).
3) Pencacah mundur tak sinkron (Down Counter).
4) Pencacah maju dan mundur tak sinkron (Up-down Counter).
a. Pencacah Maju Tak Sinkron
Rangkaian berikut merupakan pencacah maju tak sinkron yang menggunakan 4 buah
JK-FF:

17
 QA(LSB) QB QC QD(MSB)

1 4 1 4 1 4 1 4
J Q J Q J Q J Q
2 2 2 2
CLK CLK CLK CLK
3 5 3 5 3 5 3 5
K AQ K BQ K CQ K DQ

Clock

QA

QB

QC

QD
Timing diagram pencacah tak sinkron
Dari diagram waktu diatas dapat dilihat dengan jelas bahwa QA berguling setiap kali
pulsa clock pada sisi negatifnya. QB berguling setiap kali sisi negatif dari QA. QC
berguling setiap kali sisi negatif dari QB dan QD bergulingan setiap kali sisi negatif
dari QC. Dan karena masing-masing flip-flop berfungsi sebagai pembagi dua, maka
frekuensi masing-masing outpunya adalah:
QA = ½ frekuensi sinyal clock.
QB = ½ frekuensi QA = ¼ frekuensi sinyal clock.
QC = ½ frekuensi QB = 1/8 frekuensi sinyal clock.
QD = ½ frekuensi QC = 1/16 frekuensi sinyal clock.
Dengan demikian didapat suatu pembagi 2n = 16 (n = banyaknya flip-flop), yaitu
dengan melihat frekuensi output flip-flop terakhir.

18
 QD QC QB QA
Clock Desimal
MSB LSB
0 0 0 1 1 0
1 0 1 0 1 1
2 0 0 0 0 2
3 0 0 0 0 3
4 0 0 1 1 4
5 0 1 0 1 5
6 0 0 0 0 6
7 1 1 1 1 7
8 0 0 1 1 8
9 0 1 0 1 9
10 1 1 1 1 10
11 0 0 0 0 11
12 0 0 1 1 12
13 0 1 0 1 13
14 1 1 1 1 14
15 1 1 1 1 15
Tabel kebenaran pencacah tak sinkron
b. Pencacah mundur tak sinkron
Dari pencacah maju dapat kita buat menjadi pencacah mundur dengan cara yang
dibaca bukan keluaran Q melainkan keluaran Qnot atau dengan cara output Qnot
sebagai masukan clock pada flip-flop berikutnya. Gambar rangkaiannya adalah
sebagai berikut:
QA(LSB) QB QC QD(MSB)

1 4 1 4 1 4 1 4
J Q J Q J Q J Q
Clock 2 2 2 2
CLK CLK CLK CLK
3 5 3 5 3 5 3 5
K AQ K BQ K CQ K DQ

Atau
QA(LSB) QB QC QD(MSB)

1 4 1 4 1 4 1 4
J Q J Q J Q J Q
Clock 2 2 2 2
CLK CLK CLK CLK
3 5 3 5 3 5 3 5
K AQ K BQ K CQ K DQ

JA=JB=JC=KA=KB=KC = 1

19
Diagram waktu/timing diagram dari rangkaian tersebut adalah sebagai berikut:

Clock

QA

QB

QC

QD

Selanjutnya dari diagram waktu tersebut dapat dibuat tabel kebenaran seperti berikut:

QD QC QB QA
Clock Desimal
MSB LSB
0 0 0 1 1 0
1 0 1 0 1 1
2 0 0 0 0 2
3 0 0 0 0 3
4 0 0 1 1 4
5 0 1 0 1 5
6 0 0 0 0 6
7 1 1 1 1 7
8 0 0 1 1 8
9 0 1 0 1 9
10 1 1 1 1 10
11 0 0 0 0 11
12 0 0 1 1 12
13 0 1 0 1 13
14 1 1 1 1 14
15 1 1 1 1 15

20
Kesimpulan :

c. Dekade Counter (Modulo-10) Tak Sinkron

Pencacah diatas merupakan pencacah tak sinkron dengan modulo tertentu dan merupakan
pencacah yang berjalan terus (Free Running) karena setelah hitungan yang dikehendaki
terlampaui, pencacah tersebut mulai mencacah lagi dari awal.

21
 QD QC QB QA
Clock Desimal
MSB LSB
0 0 0 1 1 0
1 0 1 0 1 1
2 0 0 0 0 2
3 0 0 0 0 3
4 0 0 1 1 4
5 0 1 0 1 5
6 0 0 0 0 6
7 1 1 1 1 7
8 0 0 1 1 8
9 0 1 0 1 9
10 1 1 1 1 10
11 0 0 0 0 11
12 0 0 1 1 12
13 0 1 0 1 13
14 1 1 1 1 14
15 1 1 1 1 15

Tabel kebenaran Dekade Counter (Modulo-10) Tak Sinkron

Dekade Counter (Modulo-13) Tak Sinkron

Realisasi Rangkaian :

d. Pencacah maju tak sinkron dapat berhenti sendiri (Self Stopping)

22
 Realisasi rangkaiannya adalah sebagai berikut:
a. Berhenti pada 11

Berhenti pada 11

A B
Output
Pulsa ke
B A
1 4 1 4 0 0 0
J Q J Q
1 0 1
Clock 2
CLK
2
CLK 2 1 0
3 5 3 5 3 1 1
K Q K Q
4 1 1
JKFFA JKFFB
5 1 1

Tabel kebenaran pencacah

maju tak sinkron (Self
Stopping)

b. Berhenti pada 110

Output
A B C
Pulsa ke
B A
0 0 0
1 0 1
1 4 1 4 1 4
J Q J Q J Q 2 1 0
Clock 2
CLK
2
CLK
2
CLK
3 1 1
3 5 3 5 3 5 4 1 1
K Q K Q K Q
JKFFA JKFFB JKFFC 5 1 1

23
 c. Berhenti pada 1110
Gambar rangkaian :

Penjelasan :

e. Pencacah maju dan mundur tak sinkron (Up-Down Counter)

- Sebagai pencacah maju , membaca keluaran Q
- Sebagai pencacah mundur , membaca keluaran Qnot
- Sebagai pencacah maju, pulsa clock berasal dari output Q flip-flop sebelumnya.
- Sebagai pencacah mundur, pulsa clock berasal dari output Qnot flip-flop
sebelumnya.

24
 Realisasi Rangkaian Up/Down Counter Asinkron

Penjelasan :

Pencacah Sinkron
Pencacah sinkron dinamai juga pencacah jajar. Masukan untuk denyut sulut
(trigger pulse) yang disebut juga denyut-denyut lonceng/clock dikendalikan secara
serempak. Dengan demikian penundaan counters adalah sama dengan penundaannya flip-
flop.

25
a. Sinkron Counter Up

Pulsa Output
ke D C B A
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 0 0 0 0
11 0 0 0 1
12 0 0 1 0
13 0 0 1 1
14 0 1 0 0
15 0 1 0 1
Tabel kebenaran sinkron counter up

26
b. Pencacah 8421 BCD (Decade Counter up) Sinkron

Pulsa Output
ke D C B A
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 0 0 0 0
11 0 0 0 1
12 0 0 1 0
13 0 0 1 1
14 0 1 0 0
15 0 1 0 1

Tabel kebenaran Pencacah 8421 BCD (Decade Counter up) Sinkron Modulo 10

27
c. Pencacah 8421 BCD (Decade Counter up) Sinkron modulo 13
Realisasi Rangkaian :

Pulsa Output
ke D C B A
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 0 0 0 0
11 0 0 0 1
12 0 0 1 0
13 0 0 1 1
14 0 1 0 0
15 0 1 0 1

Tabel kebenaran Pencacah 8421 BCD (Decade Counter up) Sinkron Modulo 13

28
d. Sinkron Counter Down

Pulsa Output
ke D C B A
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 0 0 0 0
11 0 0 0 1
12 0 0 1 0
13 0 0 1 1
14 0 1 0 0
15 0 1 0 1

Tabel kebenaran Sinkron Counter Down

29
e. Pencacah Maju Sinkron dapat berhenti sendiri
Berhenti pada 11
Pulsa Out FFB FFA
ke B A JB KB JA KA
0 0 0 0 X 1 X
1 0 1 1 X X 1
2 1 0 X 0 1 X
3 1 1 X 0 X 0
4 1 1 . . . .
5 1 1 . . . .

Realisasi rangkaian sinkron berhenti di 11

B A

1 4 1 4
J Q 1 J Q
2 2
CLK CLK
3 5 3 5
0 K Q K Q
Clock JKFFB JKFFA

Berhenti pada 110 (6)

Pulsa Out FFC FFB FFA
ke C B A JC KC JB KB JA KA
0 0 0 0 0 x 0 x 1 X
1 0 0 1 0 x 1 x X 1
2 0 1 0 0 x x 0 1 X
3 0 1 1 1 x x 1 X 1
4 1 0 0 x 0 0 x 1 x
5 1 0 1 x 0 1 x x 1
6 1 1 0 x 0 x 0 0 x
7 1 1 1 x x x x x x

30
 Realisasi rangkaian Sinkron berhenti pada 110

C B A

1 4
J Q 1 4 1 4
2 J Q J Q
CLK 2 2
3 5 CLK CLK
0 K Q 3 5 3 5
Clock JKFFC K Q 1 K Q
JKFFB JKFFA

f. Pencacah Maju dan Mundur Sinkron

Rangkaian Up/Down Counter merupakan gabungan dari Up Counter dan Down
Counter. Rangkaian ini dapat menghitung bergantian antara Up dan Down karena
adanya input eksternal sebagai control yang menentukan saat menghitung Up atau
Down. Jika input Up bernilai ‘1’ maka Counter akan menghitung naik (UP),
sedangkan jika input Down bernilai ‘0’, Counter akan menghitung turun (DOWN).
Realisasi rangkaian :

31
g. Ring Counter
Ring Counter atau pencacah lingkar adalah pencacah runtun yang merupakan pencatat
(register) geser kanan (SRR) dan data yang diperoleh dari output fllip-flop yang
terakhir yang merupakan rangkaian umpan baliknya (feed back). Rangkaian pencacah
lingkar adalah sebagai berikut:

Clock D C B A
0
1
2
3
4
5
Tabel kebenaran Ring Counter

h. Pencacah Johnson
Pencacah Johnson atau disebut juga pencacah lingkar bersilang adalah merupakan
jenis pencacah sinkron (pencacah lingkar) dimana output Q dan Qnot di tingkat
terakhir diumpanbalikkan ke input dengan dijungkirkan, yaitu: output Q dihubungkan
dengan input K dan output Qnot dihubungkan ke input J.

32
 Gambar rangkaian Pencacah Johnson adalah sebagai berikut:

A B C D

1 4 1 4 1 4 1 4
J Q J Q J Q J Q
2 2 2 2
CLK CLK CLK CLK
3 5 3 5 3 5 3 5
K Q K Q K Q K Q
Clock JKFFC JKFFC JKFFC JKFFC

Tabel kebenaran pencacah Jonhson adalah sbb:

Clock D C B A
0 0 0 0 0
1 0 0 0 1
2 0 0 1 1
3 0 1 1 1
4 1 1 1 1
5 1 1 1 0
6 1 1 0 0
7 1 0 0 0
8 0 0 0 0

Kesimpulan :

33
 BAB IV
ADC (ANALOG TO DIGITAL CONVERTER)

TUJUAN
1. Mahasiswa dapat mempelajari dan memahami beberapa rangkaian Analog to
Digital Converter
2. Mahasiswa dapat mengaplikasikan beberapa macam rangkaian ADC (Analog to
Digital Converter)
PENDAHULUAN
Analog to Digital Converter adalah rangkaian yang berfungsi untuk mengubah
data analog yang berbentuk data tegangan atau perubahan tegangan terhadap waktu
(gelombang) kedalam bentuk data Digital yang berbentuk kode-kode biner disebut
dengan Analog to Digital Converter atau disingkat dengan ADC.
Ada berbagai macam jenis ADC yang akan dipelajari, diantaranya adalah:
a. ADC pengkonversi langsung atau flash ADC
b. ADC tipe counter (ADC tipe digital ramp)
c. ADC successive-approximation
Resolusi
Resolusi dari sebuah converter menunjukkan banyaknya nilai diskrit yang dapat
dihasilkan pada skala tegangan tertentu. Resolusi biasanya dinyatakan dalam bit (binary
digit). Sebagai contoh, sebuah ADC yang yang mengkodekan sebuah masukan analog
menjadi salah satu dari 256 nilai diskrit mempunyai resolusi 8 bit karena 2^8 = 256.
Resolusi dapat juga dinyatakan secara elektrik dan dinyatakan dalam satuan volt.
Resolusi tegangan dari sebuah ADC adalah sebanding dengan skala pengukuran
keseluruhan dibagi dengan banyaknya nilai diskrit.
Contoh 1:
- Jangkauan pengukuran skala penuh = 0 sampai 10 volts
- Resolusi ADC adalah 12 bit: 2^12 = 4096 level kuantisasi.
- Resolusi tegangan ADC adalah: (10-0)/4096 = 0.00244 volt = 2.44 mV.

34
Contoh 2
- Jangkauan pengukuran skala penuh = -10 sampai +10 volt
- Resolusi ADC adalah 14 bit: 2^14 = 16384 level kuantisasi
- Resolusi tegangan ADC : (10-(-10))/16384 =20/16384 = 0.00122 volts = 1.22 mV

a. ADC pengkonversi langsung atau flash ADC

Realisasi rangkaian Encoder

35
Cara Kerja Rangkaian :

b. ADC tipe counter (ADC tipe digital ramp)

Block Diagram Digital Ramp ADC

36
LANGKAH PERCOBAAN
1. Buat Rangkaianya

2. Beri penjelasan cara kerja rangkaian tersebut dan buatlah kesimpulanya.

37
c. ADC successive-approximation

Blok diagram ADC successive-approximation

LANGKAH PERCOBAAN
1. Buat Rangkaianya

2. Beri penjelasan cara kerja rangkaian tersebut dan buatlah kesimpulanya.

38
 BAB V
DAC (DIGITAL TO ANALOG CONVERTER)

TUJUAN
1. Memahami dan mempelajari rangkaian Digital to Analog Converter (DAC) dan type-
type rangkaian DAC

PENDAHULUAN
Digital to Analog Converter atau yang disingkat dengan DAC adalah sebuah
rangkaian yang berfungsi untuk mengubah data-data digital yang berupa data bit (kode
biner) menjadi level-level tegangan (data analog). Kenaikan atau penurunan dari
tegangan keluaran DAC adalah sebanding dengan penambahan atau pengurangan data
biner masukan. Ada dua jenis rangkaian DAC, yaitu DAC jenis Binary–Weighted
Resistor dan DAC jenis Binary Ladder.

a. DAC 4 bit type Binary-weight resistor

Rangkaian DAC jenis Binary ladder juga terdiri dari jaringan resistor dan akan
menghasilkan tegangan keluaran yang sebanding dengan jumlah beban masukan data
biner dan harga resistor dari jaringan resistornya hanya memilki 2 nilai yaitu R dan 2R.

DAC 4 bit type Binary Ladder

Besar tegangan keluaran diberikan oleh persamaan berikut

39
Prosedur Percobaan DAC type Binery Adder :

1. Berikan data masukan pada rangkaian diatas yang ada pada modul percobaan
sesuai dengan tabel diatas (1 = 5V, 0 = GND).
2. Ukur tegangan Vout tiap data masukan DAC dan isi kolom Vout pada tabel diatas

40
3. Berikan kesimpulan tentang rangkaian yang telah diuji

4. Tambahkan rangkaian DAC diatas dengan suatu penguat tegangan sehingga akan
dihasilkan tegangan keluaran pada Vout (Vo) dari 0V sampai dengan 10V untuk
data masukan biner seperti pada tabel yaitu dari 0000 (0) sampai dengan 1111
(15)

DAC dengan penguat tegangan

1. Buatlah suatu rangkaian DAC dengan penguat tegangan seperti pada gambar
sehingga akan dihasilkan tegangan keluaran pada Vout (Vo) dari 0V sampai
dengan 10V untuk data masukan biner seperti pada tabel yaitu dari 0000 (0)
sampai dengan 1010 (10) dan buatlah tabel tegangan keluarannya terhadap data
masukan.

41
 2. Berikan kesimpulan anda tentang rangkaian yang telah diuji.

b. DAC type Resitif Adder (Binery-weighted resistor)

Besar tegangan keluaran diberikan oleh persamaan berikut

Prosedur Percobaan DAC type Resitif Adder (Binery-weighted resistor) :

42
 Tabel kebenaran DAC type Resitif Adder

1. Berikan data masukan pada rangkaian diatas yang ada pada modul percobaan
sesuai dengan tabel diatas (1 = 5V, 0 = GND).
2. Ukur tegangan Vout tiap data masukan DAC dan isi kolom Vout pada tabel diatas
3. Berikan kesimpulan anda tentang rangkaian yang telah diuji

43
4. Tambahkan rangkaian DAC diatas dengan penguat tegangan sehingga akan
dihasilkan tegangan keluaran pada Vout dari 0V sampai dengan 10V untuk data
masukan biner seperti pada tabel yaitu dari 0000 (0) sampai dengan 1111 (15)

1. Buat tabel tegangan keluaran terhadap data masukan untuk rangkaian DAC
dengan rangkaian penguat tegangan.
2. Berikan lagi kesimpulan anda tentang rangkaian yang telah diuji.

44