Abstrak
1 Pendahuluan
2 Dasar Teori
NML=VIL-VOL NMH=VOH-VIH
Dalam Gate Delay ada beberapa parameter yang akan diukur yaitu tPHL
(High to low propagation time) yang merupakan waktu dari level
tegangan ketika falling input waveform hingga falling output waveform,
tPLH (Low to High propagation time) yang merupakan waktu dari level
tegangan ketika rising input waveform hingga rising output waveform,
tPD (Worst case propogation time) = maximum(tPHL, tPLH), dan
tPD(average)= (tPHL+ tPLH)/2.
3 Metodologi
Susun rangkaian empat buah gate AND Posisikan time / div yang sesuai dan lihat hasil perc 1C
Ubah tombol slope ke positive edge Pasang IC dan hub Vcc dan GND
Variasikan ketika masukan gate pada IC dan catat pada truth table
at rangkaian IC CMOS yang sesuai dengan funsi Q = Gunakan
A+B salah satu kanal Power supply gate
untuk output 5V dihubgkn
pada IC ke Vcc gate
Pada percobaan 1A dan 1B (pada gambar 4-3) kita dapat melihat plot
VOUT dan VIN dan dapat dihitung NMH = 0,8 V – 0,7 V = 0,1 V dan NML
= 0,3 V– 0,1 V = 0,2 V. Dari data tersebut dapat disimpulkan bahwa
noise rangkaian tidak boleh lebih dari NMH atau NML agar interpretasi
rangkaian akan sinyal HIGH atau LOW tepat (masih dalam batasan yang
dapat diasumsikan logika HIGH atau LOW). Pada percobaan 1C (seperti
pd gambar 4-4) diperoleh tPLH=10µs dan tPHL=15µs, dapat dihitung tPD
= 15µs dan tPD(average)= 12,5µs. Pada percobaan 1D didapat Y
merupakan fungsi gate AND 3 input. Dengan demikian IC yang belum
diketahui tersebut sebenarnya mengandung gate AND 3 input. Pada
percobaan 1E, Q = (A+B) tepat sesuai dengan truth table yang
memverifikasi fungsi tersebut.
5 Kesimpulan
6 Daftar Pustaka
[1] Frank Vahid, Digital Design, Hal. 50-62, John Wiley & Sons Inc.,
California, 2007