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Salida
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B0 ? ? ? ? Inicio

B1 B0 ? ? ? Despues del flanco


activo del primer ciclo
de clk

B2 Despues del flanco


B1 B0 ? ? activo del segundo ciclo
de clk

Despues del flanco


B3 B2 B1 B0 ? activo del tercer ciclo de
clk

Despues del flanco


B3 B2 B1 B0 activo del cuarto ciclo de
clk

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5 * 8 - (> 8 + .
.+ , .+ + - + ;

? B3 B2 B1 B0 Primer ciclo de reloj


B0 Lectura del bit B 0

? ? B3 B2 B1 Segundo ciclo de clk


B1 Lectura del bit B 1

Tercer ciclo de clk


? ? ? B3 B2 Lectura del bit B 2
B2

Cuarto ciclo de clk


? ? ? ? B3 Lectura del bit B 2
B3

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Entrada
serie q3 q2 q1 q0
D3 D2 D1 D0

clk

O3 O2 O1 O0
Salida
paralelo

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+ 8 " 4+ . - 6 ;- * +
8 *- -

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Entrada
paralelo
A3 A2 A1 A0
Load
C.C. C.C. C.C. C.C.

Cl Pr Cl Pr Cl Pr Cl Pr
D3 q3 D2 q2 D1 q1 D0 q0 Salida
serie

clk

Load A3
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&

Cl Pr

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4+ 8 +
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Entrada
paralelo

q3 q2 q1 q0
D3 D2 D1 D0

clk

O0 O1 O2 O3
Salida
paralelo

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