AWAL DEFINISI COUNTER SINKRON

Pada synchronous counter semua jalur input clock flip flop

dihubungkan, sehingga setiap flip-flop mendapatkan pulsa clock secara
bersamaan. Dengan konfigurasi menghubungkan semua input clock
menjadi satu ini sychronous counter sering disebut dengan parallel
counter. Konfigurasi parallel pada syncronous counter ini memberikan
keuntungan pada synchronous counter yaitu tidak terjadinya
penundaan waktu propagasi (propagation delay).
Synchronous counter juga memanfaatkan kondisi togle dari sebuah
flip flop, pada synchronous conter flip-flop pertama akan selalu togle
kemudian flip-flop selanjutnya akan togle pada saat output Q flip-
flop sebelumnya berlogika HIGH. Untuk mendapatkan kondisi seperti
itu pada synchronous counter ditambahkan gerbang AND untuk
membaca logika output flip-flop sebelumnya.
 Up Counter Sinkron
Kata sinkron mengacu pada cara pemberian clock inputnya. Masing-masing
JK flip flop mendapatkan trigger berupa clock input dalam waktu yang
sama.
Up counter menghitung dari 0000 sampai 1111 (Low to High), dan kemudian
meresetnya kembali ke 0000 (pada MOD 16). Hal ini akan terjadi apabila
jalur input Up/Down diberikan logika HIGH.
MASUK
UP COUNTER SINKRON
MODULO 8
 Up Counter Sinkron Modulo 8
Berikut ini adalah contoh dari up counter sinkron dengan 3 buah flip-
flop modulo 8 yang memiliki 3 tempat biner dan mampu menghitung
dari 000 hingga 111 atau 0 hingga 7. Kolom output pada A0 disebut
sebagai LSB (Least Significant Bit). Sedangkan pada kolom A2 disebut
sebagai MSB (Most Significant Bit).
Up Counter Sinkron Modulo 8

Gambar Rangkaian Binary 3-bit Synchronous Up Counter

(Up Counter Sinkron Modulo 8)
 Up Counter Sinkron Modulo 8
Dapat dilihat bahwa pulsa clock eksternal (input) diumpankan langsung ke tiap-tiap
flip-flop JK dalam sebuah hubungan paralel. Semua input JK saling terhubung
dengan gerbang AND dimana logika akan diatur oleh flip-flop sebelumnya. Akan
tetapi pada FFA yakni flip-flop pertama (LSB), input JK dibuat dalam keadaan HIGH "1"
memungkinkan beroperasi pada kondisi toggle dan merespon setiap perubahan
input dari clock. Kemudian counter sinkron mengikuti urutan status yang telah
ditentukan sebelumnya sebagai respons terhadap sinyal clock input.
Input J dan K dari FFB flip-flop terhubung langsung ke output Q A dari FFA flip-flop ,
tetapi input J dan K dari FFC digerakkan dari gerbang AND terpisah yang juga
disuplai dengan sinyal dari input dan output dari tahap sebelumnya. Gerbang AND
tambahan ini menghasilkan logika yang diperlukan untuk input JK dari tahap
berikutnya.
Jika kita mengaktifkan setiap flip-flop JK untuk beralih berdasarkan apakah semua
keluaran flip-flop sebelumnya ( Q ) adalah "HIGH" kita dapat memperoleh urutan
penghitungan yang sama seperti dengan rangkaian counter asinkron tetapi tanpa
efek riak, karena setiap flip-flop flop di rangkaian ini mendapatkan clock langsung
dari input pada waktu yang sama. Karena semua tahap pencacah dipicu secara
paralel pada saat yang sama, frekuensi operasi maksimum dari jenis ini jauh lebih
tinggi daripada rangkaian asinkron.
Up Counter Sinkron Modulo 8

Timing Diagram Up Counter Sinkron Modulo 8

INI BATAS UP COUNTER
MODULO 8 DAN MODULO 16

MASUK
UP COUNTER SINKRON
MODULO 16
 Up Counter Sinkron Modulo 16
Berikut ini adalah contoh dari up counter sinkron dengan 4 buah flip-
flop modulo 16 yang memiliki 4 tempat biner dan mampu menghitung
dari 0000 hingga 1111 atau 0 hingga 15. Kolom output pada A0 disebut
sebagai LSB (Least Significant Bit). Sedangkan pada kolom A3 disebut
sebagai MSB (Most Significant Bit).
Up Counter Sinkron Modulo 16

Gambar Rangkaian Binary 4-bit Synchronous Up Counter

(Up Counter Sinkron Modulo 16)
 Up Counter Sinkron Modulo 16
Dapat dilihat bahwa pulsa clock eksternal (input) diumpankan langsung ke tiap-tiap
flip-flop JK dalam sebuah hubungan paralel. Semua input JK saling terhubung
dengan gerbang AND dimana logika akan diatur oleh flip-flop sebelumnya. Akan
tetapi pada FFA yakni flip-flop pertama (LSB), input JK dibuat dalam keadaan HIGH "1"
memungkinkan beroperasi pada kondisi toggle dan merespon setiap perubahan
input dari clock. Kemudian pencacah sinkron mengikuti urutan status yang telah
ditentukan sebelumnya sebagai respons terhadap sinyal clock input.
Input J dan K dari FFB flip-flop terhubung langsung ke output Q A dari FFA flip-flop ,
tetapi input J dan K dari FFC dan FFD flip - flop digerakkan dari gerbang AND
terpisah yang juga disuplai dengan sinyal dari input dan output dari tahap
sebelumnya. Gerbang AND tambahan ini menghasilkan logika yang diperlukan untuk
input JK dari tahap berikutnya.
Jika kita mengaktifkan setiap flip-flop JK untuk beralih berdasarkan apakah semua
keluaran flip-flop sebelumnya ( Q ) adalah "HIGH" kita dapat memperoleh urutan
penghitungan yang sama seperti dengan rangkaian counter asinkron tetapi tanpa
efek riak, karena setiap flip-flop flop di rangkaian ini mendapatkan clock langsung
dari input pada waktu yang sama. Karena semua tahap pencacah dipicu secara
paralel pada saat yang sama, frekuensi operasi maksimum dari jenis ini jauh lebih
tinggi daripada rangkaian asinkron.
Up Counter Sinkron Modulo 16

Timing Diagram Up Counter Sinkron Modulo 16

 Down Counter Sinkron
Synchronous Down counter menghitung mundur dari 1111 sampai
0000 (State High ke Low), dan kemudian mereset kembali ke 1111 (pada
MOD 16). Hal ini akan terjadi apabila jalur input Up/Down diberikan
logika LOW.
.
Down Counter Sinkron Modulo 8
Definisi
Down Counter Sinkron Modulo 16
Definisi
 Keunggulan
• Dengan synchronous counters kita dapat menghindari delay
propagasi karena input - input clock dari seluruh Flip-Flop berada
pada sumber clock yang sama.
• Penyacah sinkron responnya serempak dengan datangnya pulsa
clock, sehingga cocok untuk dioperasikan dalam kecepatan tinggi
atau frekuensi tinggi
• Kecepatan aplikasinya lebih cepat dibandingkan dengan
Asynchronous counter.
• States berubah secara simultan(spontan)
• Total delay(penundaan) :
FFtpd+ANDgate tpd