Curs FC

Fundamentele calculatoarelor
1

Onu Lungu Florin Drgan

FUNDAMENTELE CALCULATOARELOR

CURS IDD An I


2

Lucrarea de fa se dorete o introducere n analiza i
studiul dispozitivelor numerice, cu un puternic caracter
aplicativ. Cursul este gndit pentru forma de nvmnt la
distan dar credem c este util oricrei persoane care dorete
s abordeze domeniul.
Fiecare capitol are n ncheiere un rezumat n care sunt
prezentate toate aspectele teoretice care se regsesc n
capitolul respectiv, precum i o parte de ntrebri i probleme
care ajut mai bine la nelegerea noiunilor prezentate.

Autorii


1
CAP. I NOIUNI INTRODUCTIVE ................................... 3
1.1 Procese industriale. Sisteme cu stri finite .................... 3
1.2 Discretizarea, eantionarea, cuantizarea ....................... 5
1.3 Sisteme de numeraie ........................................................ 5
1.4 Coduri binare .................................................................... 7
1.4.1 Reprezentarea datelor numerice ............................... 7
1.4.1.1 Codul binar. Reprezentarea numerelor binare
cu semn ............................................................................... 7
1.4.1.2 Codul zecimal-binar 8421 .................................... 8
1.4.1.3 Coduri continue .................................................... 9
1.4.2 Reprezentarea datelor alfa-numerice ..................... 10
1.5 Circuite de comutaie .................................................. 10
CAP. II FUNCII LOGICE ................................................ 14
2.1 Elemente de algebr boolean ....................................... 14
2.1.1 Axiomele i teoremele algebrei booleene ................ 14
2.1.2 Algebra circuitelor de comutaie ............................. 15
2.2 Funcii logice ................................................................... 16
2.2.1 Funcii logice elementare ......................................... 16
2.2.1.1 Funcii logice de o variabil ............................... 16
2.2.1.2 Funcii logice de dou variabile ........................ 17
2.2.2 Moduri de exprimare a funciilor logice ................ 17
2.2.2.1 Formele canonice ale funciilor logice .............. 18
2.2.2.2 Formele normale ale funciilor logice ............... 20
2.2.2.3 Reprezentarea funciilor logice prin tabel de
adevr ............................................................................... 20
2.2.2.4 Reprezentarea funciilor logice prin diagrame
Veitch-Karnaugh ............................................................ 20
2.2.2.5 Reprezentarea funciilor logice de timp ........... 21
2.2.3 Funcii incomplet definite ........................................ 22
2.3 Minimizarea funciilor logice ........................................ 23
2.3.1 Minimizarea funciilor logice folosind diagrame
Veitch-Karnaugh ............................................................... 23
2.3.1.1 Minimizarea funciilor logice n form normal
disjunctiv ........................................................................ 23
conjunctiv ....................................................................... 25
2.3.1.3 Minimizarea funciilor incomplet definite ....... 26
Rezumat ................................................................................. 27
ntrebri i probleme............................................................ 29
CAP. III NOIUNI DE TEORIA AUTOMATELOR CU
STRI FINITE ..................................................................... 31
3.1 Introducere. Definiii ...................................................... 31
3.1.1. Moduri de reprezentare a automatelor finite ....... 31

2
3.1.2 Clasificri ale automatelor cu stri finite ............... 36
3.2 Automatul de ordinul zero. Circuite logice
combinaionale ...................................................................... 40
3.2.1 Sinteza i analiza circuitelor logice combinaionale
.............................................................................................. 40
3.2.2 Circuite logice combinaionale sintetizate cu pori
logice .................................................................................... 41
3.2.2.1 Sinteza cu pori logice NU, SI, SAU .................. 42
3.2.2.2 Sinteza cu porti logice SI-NU, respectiv SAU-NU
........................................................................................... 43
3.2.3 Multiplexorul............................................................. 45
3.2.4 Decodificatorul si demultiplexorul ......................... 49
3.2.5 Memoria fix ROM .................................................. 52
3.2.6 Structuri logice programabile ................................. 55
3.2.7 Aplicaii ale circuitelor logice combinaionale.
Sumatorul ........................................................................... 59
3.3. Automatele de ordinul 1 ................................................ 61
3.3.1. Circuitul basculant bistabil RS (latch-ul) ............. 62
3.3.2 Memoria RAM .......................................................... 64
3.3.3 Principiul master-slave ............................................ 65
3.3.4 Registrul ..................................................................... 67
3.3.4.1 Registrul serie ...................................................... 67
3.3.4.2 Registrul paralel.................................................. 67
3.3.4.3 Registrul serie-paralel ........................................ 68
3.4 Automatele de ordinul 2. Automatele elementare ....... 70
3.4.1. Circuitul basculant bistabil de tip T ...................... 70
3.4.2. Circuitul basculant bistabil JK .............................. 73
3.4.3 Numrtoare ............................................................. 75
3.4.3.1 Numrtoare asincrone ...................................... 76
Rezumat ................................................................................. 80
ntrebri i probleme............................................................ 82

3
CAP. I NOIUNI INTRODUCTIVE

1.1 Procese industriale. Sisteme cu stri finite

Prin proces industrial se nelege un ansamblu de transformri
mecanice, electrice sau de alt natur care au loc n instalaii
industriale. Procesele sunt descrise prin relaiile cauzale care
exist ntre mrimile de intrare i de ieire ale procesului
(fig.1.1).

Mrimile de ieire, numite i mrimi reglate, sunt acelea care
caracterizeaz modul de desfurare al procesului, variaia
(valoarea) lor constituind obiectul conducerii procesului.
Mrimile de intrare sunt acelea care determin n mod cauzal
variaia mrimilor de ieire. Ele se mpart n dou categorii:
mrimi comandate, numite i comenzi, care se modific
manual sau automat astfel nct s se asigure desfurarea
procesului conform obiectivelor impuse;
mrimi necomandate, numite i perturbaii, de care depinde
desfurarea procesului, dar ale cror valori nu pot fi
controlate n scopul conducerii procesului, ci se modific
independent.
Clasificarea setului de mrimi de intrare se face de ctre
proiectant.
Un exemplu este cel al unui robot destinat asamblrii
automate (fig.1.2).

Obiectivul acestui proces este de a prelua o anumit pies de
pe banda transportoare i a o monta ntr-o poziie bine

PROCES
Figura 1.1
MARIMI DE
INTRARE
MARIMI DE
IESIRE
PERTURBATII

ROBOT
Figura 1.2
BANDA
TRANSPORTOARE
BANC DE
ASAMBLARE

4
determinat pe bancul de asamblare. Este un proces complex
cu mai multe mrimi de ieire: poziia braului robotului,
poziia i prezena piesei n sistemul de prindere, poziia final
a piesei. Mrimile de intrare pentru proces sunt: tipurile de
piese existente pe banda transportoare i poziia lor, starea
unor motoare de acionare, a unor microntreruptoare i a
unor limitatoare de curs, a unor traductoare de poziie i
altele. Procesul este condus prin comenzi de pornire i oprire a
motoarelor de acionare, comenzi de prindere i desprindere a
pieselor, etc.
Aparatura destinat conducerii procesului constituie aa
numitul sistem de conducere. Sistemul de conducere
urmrete desfurarea procesului i genereaz comenzile
ctre proces n scopul realizrii obiectivelor impuse.
Clasificarea mrimilor de intrare ale procesului n comenzi i
perturbaii este o operaie necesar n vederea elaborrii temei
de proiectare a sistemului de conducere. Unele mrimi de
ieire ale procesului, unele perturbaii precum i un program
de desfurare a procesului constituie mrimi de intrare ale
sistemului de conducere (fig.1.3).

n funcie de modul de funcionare, sistemele de conducere se
clasific n sisteme continue i sisteme discrete (sisteme cu
stri finite). n principiu orice sistem care opereaz la
momente discrete de timp i a crui intrri, ieiri i structur
intern ii pot atribui numai un numr finit de configuii
distincte, poart denumirea de sistem discret sau sistem cu
stri finite.
Circuitele de comutaie constituie componentele de baz n
proiectarea sistemelor de conducere discrete moderne i
studiul lor constituie obiectivul prezentului curs. Mai trebuie
subliniat c sistemele de conducere discrete pot conduce att
procese continue ct i procese discrete.

SISTEM DE
CONDUCERE
PROCES
COMENZI
PERTURBAII
MRIMI DE
IEIRE
PROGRAM DE
DESFURARE
A
PROCESULUI
Figura 1.3

5
1.2 Discretizarea, eantionarea, cuantizarea

Atunci cnd sistemul de conducere este un sistem cu
stri finite i informaia pe care trebuie s o utilizeze este
continut n mrimi continue, aceste mrimi sunt supuse unui
proces de discretizare. Discretizarea se realizeaz cu CAN,
acestea fiind dispozitive care transform mrimea continu
aplicat la intrare ntr-un numr furnizat la ieire, numr ce
este funcie de valoarea mrimii de intrare.
Conversia analog-numerica, prin care unei mrimi care
variaz continuu n timp i care poate lua o infinitate de valori
i se asociaz o secven de numere, const dintr-un proces de
eantionare i unul de cuantizare (fig.1.4 a, b, c).

Eantionarea const n preluarea valorilor mrimii
continue numai n anumite momente, de obicei la intervale
constante de timp.
Intervalul de eantionare se alege n funcie de banda de
frecven a semnalului continuu astfel nct acesta s se poat
reconstitui din eantioanele extrase. Conform teoremei
eantionrii, dependena dintre perioada de eantionare T i
frecvena maxim din spectrul semnalului continuu
max
f , este:
max
2
1
f
T < (1.1)

Cuantizarea const n asocierea unui numr pentru toate
valorile semnalului continuu cuprinse ntr-un interval denumit
cuant. Se definete o cuantizare liniar i una neliniar.

1.3 Sisteme de numeraie

Numerele pot fi reprezentate n diferite moduri n
funcie de sistemul de numeraie utilizat. Dintre sistemele de
numeraie folosite o mai larg rspndire au sistemul zecimal,
0 1T 2T 3T 4T 5T 6T 7T
t
u
u
u
t t
0 0
6
5
4
3
2
1
a b c
Figura 1.4

6
binar, octal i hexazecimal. Toate aceste sisteme de numeraie
sunt sisteme poziionale caracterizate prin faptul c ponderea
fiecrei cifre din reprezentarea unui numr depinde de poziia
acesteia n reprezentare.
n general, ntr-un sistem de numeraie cu o baz
pozitiv ntreag b, un numar oarecare N se exprim n felul
urmtor:

0 1 1
a a a a N
n n b

(1.2)
iar valoarea lui poate fi determinat cu formula:

0 1
1
1
. . a b a b a b a N
n
n
n
n
+ + + + =

(1.3)
(a) Sistemul de numeraie zecimal (b=10) este sistemul
cel mai frecvent folosit n elementele care realizeaz
interaciunea dintre om i sistem (introducerea datelor,
afiarea rezultatelor). La reprezentarea numerelor se utilizeaz
zece cifre.
(b) Sistemul de numeraie binar (b=2) este sistemul
utilizat pentru reprezentarea intern a numerelor n sistemele
de calcul. La reprezentarea numerelor n sistem binar se
folosesc dou cifre: 0 i 1.
Exemplu: 1101
2
N 13 1 2 . 1 2 . 1
2 3
= + + = N
(c) Sistemul octal de numeraie (b=8) este utilizat la
introducerea i extragerea datelor numerice n sisteme mici de
calcul pentru simplificarea dispozitivelor de conversie. La
reprezentare se folosesc 8 cifre.
Ex: 361
8
N 241 1 8 . 6 8 . 3
2
= + + = N
Conversia din sistemul octal n sistemul binar se face
nlocuind fiecare cifr octal cu reprezentarea ei binar.
Ex:
2 8
011110001 361
Conversia invers, din sistem binar n sistemul octal, se
face nlocuind fiecare grup de 3 cifre alturate, ncepnd cu
cifra cea mai puin semnificativ, cu cifra octal
corespunztoare.
Ex:

(d) Sistemul hexazecimal de numeraie este asemntor
cu sistemul octal i are aceeasi destinaie, cu precizarea c
este preferat de cele mai multe ori deoarece conduce la o
reprezentare foarte compact a numerelor ceea ce constituie
un avantaj real atunci cnd volumul datelor de introdus este
mare.
Conversia din cod hexazecimal n cod binar i invers se
face dup aceleasi principii ca i pentru codul octal.
8 2
313 11001011

7
Sistemul utilizeaz cele zece cifre din sistemul zecimal
urmate de primele ase litere mari din alfabet.

1.4 Coduri binare

n sistemele numerice pentru reprezentarea numerelor i
a simbolurilor se utilizeaz succesiuni de cifre binare de 0 i
1. Corespondena dintre elementele mulimii simbolurilor i
elementele mulimii succesiunilor de 0 i 1 definete un cod.

1.4.1 Reprezentarea datelor numerice
1.4.1.1 Codul binar. Reprezentarea numerelor binare cu
semn

Exist trei moduri de reprezentare a numerelor binare cu
semn:
- reprezentarea prin mrime i semn;
- reprezentarea prin complementul fa de 1;
- reprezentarea prin complementul fa de 2.
n reprezentarea prin mrime i semn prima cifr
reprezint semnul i este, prin convenie, 0 pentru numerele
pozitive i 1 pentru numerele negative. Celelalte cifre
reprezint mrimea numrului n cod binar natural. De
exemplu, ntr-un sistem de calcul n care se aloc 8 cifre
pentru reprezentarea numerelor, numerele +53 si 53 se
exprim astfel:
10110101 53
00110101 53

+

n reprezentarea prin complementul fa de 1 numerele
pozitive se reprezint la fel ca i n reprezentarea prin mrime
i semn, iar cele negative se obin prin schimbarea fiecrei
cifre din reprezentarea prin mrime i semn cu complementul
ei, mai puin cifra de semn. Pentru numerele considerate
avem:
11001010 53
00110101 53

+

n reprezentarea prin complementul fa de 2, numerele
pozitive se reprezint la fel ca i n reprezentarea prin mrime
i semn, iar cele negative se obin n dou etape:
1- se formeaz complementul fa de 1;
2- se adun o unitate la poziia cea mai puin
semnificativ.
Pentru exemplul considerat avem:

8
11001011 53
00110101 53

+

1.4.1.2 Codul zecimal-binar 8421

Codul zecimal-binar se folosete atunci cnd ponderea
operaiilor de prelucrare a datelor este mic n comparaie cu
ponderea operaiilor de introducere/extragere (care se face n
sistem zecimal) i conversia n cod binar n vederea prelucrrii
este neeconomic. De asemenea codurile zecimal-binare se
folosesc n cazurile n care se cere efectuarea de calcule exacte
asupra numerelor zecimale fracionare.
ntr-o codificare zecimal-binar fiecrei cifre zecimale
i corespunde o combinaie de 4 > n cifre binare.
Dintre codurile zecimal-binare cel mai cunoscut este
codul 8421 n care fiecare cifr zecimal este codificat
separat cu 4 cifre binare, grupurile binare scriindu-se n
ordinea n care au fost scrise cifrele zecimale.
Ex:
BCD
01010011 53
Observaie: ntruct din cele 16 combinaii posibile ce
se pot forma cu 4 cifre binare n codul 8421 (cod BCD) se
folosesc numai 10, operaiile aritmetice cu numere codificate
n cod BCD prezint unele particulariti.
Ex.1: Adunnd 3 cu 4 n cod BCD rezult:

Ex.2: Adunnd 4 cu 7 n cod BCD se obine:

Ex.3: Adunnd numerele 8 cu 9 n cod BCD ar trebui
obinut codul 00010111.

0011+
0100
0111
=> 7 rezultat corect
0100+
rezultat corect
0111
1011+
0110
10001
-> acest numr nu exist n cod BCD. Pentru
a obine codul rezultatului corect care este
00010001BCD trebuie facut o corecie
adunnd codul cifrei 6.(corespunztor
combinaiilor neutilizate)
1000+
1001
10001+
0110
10111
corecia
corect

9
1.4.1.3 Coduri continue

Codurile continue sunt frecvent intlnite, alturi de
codul binar natural, n dispozitivele numerice. Pentru a putea
fi definite este necesar ca n prealabil s fie definit noiunea
de adiacen referitoare la cifre sau combinaii de cifre.
ntr-un sistem de cifre dou cifre se zic adiacente dac
difer printr-o unitate. Sunt adiacente de asemenea cifrele
extreme. Ca urmare, dou combinaii de cifre sunt adiacente
dac ele nu difer dect prin cele dou cifre ale unui singur
rang, cifre care la rndul lor sunt adiacente. De exemplu
numrul zecimal 460 are urmtoarele ase numere adiacente:
360, 560, 450, 470, 469, 461.
n cazul particular al sistemului binar (nu exist dect
dou cifre 0 i 1 evident adiacente) dou combinaii adiacente
sunt dou combinaii care au dou cifre diferite numai ntr-un
singur rang.
Un cod cuprinznd toate combinaiile posibile i n care
dou combinaii consecutive sunt adiacente se numete cod
continuu. Dac, n plus, ultima combinaie este adiacent cu
prima, el se numete continuu ciclic. Dintre codurile binare
continue ciclice cel mai frecvent folosite sunt codurile binare
reflectate. Ele se numesc reflectate deoarece, dac se inir
cuvintele codului n ordinea natural a numerelor pe care le
codific, pentru primele m-1 cifre binare din cele m cifre
binare ale cuvntului de cod, numrate de la dreapta la stnga,
se poate gsi o ax de simetrie fa de care se reflect cele m-
1 cifre binare ale cuvntului de cod. Apoi, n cadrul fiecrei
jumti, pentru primele m-2 cifre se mai gsete cte o axa
de simetrie s.a.m.d.
n fig.1.5 este dat codul binar reflectat cu patru cifre
binare alturi de codul binar natural. Codul binar natural
reflectat, care este un cod ciclic, poart denumirea de cod
Gray.

COD BINAR
NATURAL
COD BINAR
REFLECTAT
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0

10
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 1 0 1
1 0 1 0 1 1 1 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0

Figura 1.5

1.4.2 Reprezentarea datelor alfa-numerice

Codificarea datelor alfa-numerice este necesar pentru a
putea imprima i memora mesaje sau comenzi. n mod
obinuit se codific 90 de caractere distincte care cuprind:
- 52 de simboluri pentru literele mari i mici ale
alfabetului;
- 10 simboluri pentru cifrele zecimale;
- 28 de simboluri pentru caractere speciale.
Codificarea a 90 de caractere necesit minimum 7 bii.
Datorit faptului c sistemele de calcul au magistrala de date
organizat pe cel puin 8 bii, codificarea caracterelor
alfanumerice se face cu 8 bii, bitul al 8-lea putand fi folosit
pentru verificarea paritatii.
Exemplu de cod alfa-numeric frecvent utilizat este
codul ASCII.

1.5 Circuite de comutaie

Prelucrarea i pstrarea datelor n sistemele de
conducere cu stri finite se realizeaz cu ajutorul unor circuite
cu numai dou stri stabile, distincte, numite circuite de
comutaie. De exemplu, bobina unui releu poate fi parcurs de
un curent sau nu, contactele unui releu pot fi nchise sau
deschise, un tranzistor poate fi blocat sau saturat, etc. n
vederea utilizrii lor la sinteza sistemelor de conducere cu
stri finite, celor dou stri distincte ale circuitelor de

11
comutaie li se vor asocia cele doua cifre ale codului binar: 0
i 1.
Considernd drept criteriu de clasificare a circuitelor de
comutaie modul lor de funcionare, avem:
a) circuite cu comutaie dinamic;
b) circuite cu comutaie static.
Circuitele cu comutaie dinamic au fost primele
circuite utilizate n sistemele de conducere i au fost
materializate de ctre releele electromagnetice.
Circuitele de comutaie static cele mai frecvent
utilizate n practic sunt circuitele de comutaie cu pori
logice. n general o poart poate avea mai multe intrri
i
U
unde n , 1,2, i = . Ieirea porii Y este funcie de intrrile
acesteia, ) u , , u , f(u Y
n 2 1
= unde f este funcie de comutaie
sau funcie logic.

Rezumat

Un proces industrial este definit ca fiind un ansamblu
de transformri mecanice, electrice sau de alt natur care
au loc n instalaii industriale.
Mrimile care caracterizeaz modul de desfurare al
procesului se numesc mrimi de ieire iar cele care
determin n mod cauzal variaia mrimilor de ieire se
numesc mrimi de intrare. Mrimile de intrare se mpart n
dou categorii:
- mrimi comandate;
- mrimi necomandate (perturbaii).
Sistemul de conducere urmrete desfurarea
procesului i genereaz comenzile ctre proces n scopul
realizrii obiectivelor impuse. Circuitele de comutaie
constituie componentele de baz n proiectarea sistemelor de
conducere discrete moderne. Conversia analog-numeric
const dintr-un proces de eantionare i unul de cuantizare.
Eantionarea const n preluarea valorilor mrimii continue
la intervale constante de timp. Relaia dintre perioada de
eantionare T i frecvena maxim din spectrul semnalului
continuu
max
f , este:
max
2
1
f
T <
Cuantizarea const n asocierea unui numr pentru toate

12
valorile semnalului continuu cuprinse ntr-un interval
denumit cuant.
Un numr N aflat ntr-un sistem de numeraie cu o
baz pozitiv ntreag b se exprim n felul urmtor:
0 1 1
a a a a N
n n b

Valoarea lui n baza 10 va fi determinat cu formula:

0 1
1
1
. . a b a b a b a N
n
n
n
n
+ + + + =

La reprezentarea numerelor n sistemul zecimal se utilizeaz
zece cifre (0-9) n timp ce pentru sistemul binar se folosesc
doar cifrele 0 i 1.
Sistemul hexazecimal de numeraie conduce la o
reprezentare foarte compact a numerelor folosind cifrele de
la 0 la 9 i simbolurile A-F.
Codul 8421 este codul n care fiecare cifr zecimal
este codificat separat cu 4 cifre binare, grupurile binare
scriindu-se n ordinea n care au fost scrise cifrele zecimale.
Ex:
BCD
01110011 73
ntr-un sistem de cifre, dou cifre se zic adiacente dac
difer printr-o unitate. Cifrele extreme sunt adiacente de
asemenea. Un cod cuprinznd toate combinaiile posibile i
n care dou combinaii consecutive sunt adiacente se
numete cod continuu. Un cod continuu n care ultima
combinaie este adiacent cu prima se numete cod continuu
ciclic.
Datele alfa-numerice sunt necesare pentru a putea memora
mesaje sau comenzi. n mod obinuit se codific 90 de
caractere distincte care cuprind:
- 52 de simboluri pentru literele mari i mici ale
alfabetului;
- 10 simboluri pentru cifrele zecimale;
- 28 de simboluri pentru caractere speciale.
Codificarea caracterelor alfanumerice se face cu 8
bii, bitul al 8-lea putnd fi folosit pentru verificarea
paritii.

ntrebri

1. Ce se nelege prin proces industrial ?
2. Ce tipuri de mrimi caracterizeaz procesul?
3. De cte tipuri pot fi mrimile de intrare?
4. Care sunt cele dou operaii necesare pentru o conversie
analog-numerica?

13
5. n ce const eantionarea?
6. Care este relaia dintre perioada de eantionare T i
frecvena maxim din spectrul semnalului continuu
max
f ?
7. n ce const cuantizarea?
8. Care este modul de exprimare a unui numr N ntr-o baz
de numeraie b i cum poate fi determinat valoarea lui
n baza 10?
9. Cte cifre i (dac e cazul) simboluri sunt folosite pentru
urmtoarele baze de numeraie: 2,10,16?
10. Dai un exemplu de numr scris n codul 8421.
11. Cnd spunem c dou cifre sunt adiacente?
12. Ce este un cod continuu?
13. Ce este un cod continuu ciclic?
14. De ci bii este nevoie pentru codificarea datelor
alfanumerice?


14
CAP. II FUNCII LOGICE

2.1 Elemente de algebr boolean
2.1.1 Axiomele i teoremele algebrei booleene

Analiza i sinteza circuitelor de comutaie se face cu
ajutorul algebrei booleene.
Se consider o mulime B, cu cel puin dou elemente
distincte, n care se definesc dou operaii binare, operaia
SAU (pentru care se folosete operatorul +) i operatia SI
(pentru care se folosete operatorul .), precum i o relaie de
echivalen ntre elementele mulimii B, pentru care se
folosete simbolul =.
n mulimea B exist dou constante caracteristice,
constanta 0 i constanta 1.
Mulimea B considerat mai sus este o algebr boolean
dac sunt satisfcute urmtoarele axiome:
A.1. Operaiile SAU, respectiv SI, sunt asociative.
Pentru orice B c b a e , ,
) . .( ). . (
) ( ) (
c b a c b a
c b a c b a
=
+ + = + +
(2.1)
A.2. Operaiile SAU, respectiv SI, sunt comutative.
Pentru B b a e ,

a b b a
a b b a
. . =
+ = +
(2.2)
A.3. Exist n mulimea B dou elemente 0 i 1 cu efect
nul fa de cele dou operaii. Astfel pentru B ae

a a a
a a a
= =
= + = +
. 1 1 .
0 0
(2.3)
A.4. Operaiile SAU, respectiv SI, sunt distributive una
fa de alta. Pentru B c b a e , ,

c a b a c b a
c a b a c b a
. . ) .(
) )( ( ) . (
+ = +
+ + = +
(2.4)
A.5. Fiecare element a din mulimea B are un
complement n B, notat a , astfel nct:

0 .
1
=
= +
a a
a a
(2.5)
Pe baza axiomelor de mai sus se pot demonstra o serie
de teoreme dintre care cele mai importante vor fi prezentate n
continuare.
Teorema 1. Idempotena elementelor mulimii B pentru
operaiile SAU respectiv SI.

15

a a a
a a a
=
= +
.
(2.6)
Teorema 2. Teorema elementelor absorbante pentru
operaiile SAU respectiv SI.

0 0 .
1 1
=
= +
a
a
(2.7)
Teorema 3. Legile absorbiei.

b a b a a
a b a a
a b a a
+ = +
= +
= +
.
) .(
.

a b a b a
a b a b a
b a b a a
= + +
= +
= +
) ).( (
. .
. ) .(

Teorema 4. Unicitatea complementului: orice element
B ae are un singur complement in B.
Teorema 5. Legea dublei complementri.
a a =
Teorema 6. Legile lui De Morgan.

z c b a z c b a
z c b a z c b a
. . . .
. . . .

= + + + +
+ + + + =
(2.8)

2.1.2 Algebra circuitelor de comutaie

n studiul circuitelor de comutare se utilizeaz o algebr
boolean n care mulimea B considerat are numai dou
elemente, 0 i 1, corespunztoare celor dou stri stabile ale
circuitelor de comutare. Operaia SAU este definit n tabelul
2.1, operaia SI n tabelul 2.2, iar complementarea n tabelul
2.3.

SAU 0 1 SI 0 1 NU
0 0 1 0 0 0 0 1
1 1 1 1 0 1 1 0
Tabelul 2.1 Tabelul 2.2 Tabelul 2.3

Aceast algebr boolean numit i algebra comutaiei este
identic cu algebra boolean folosit n logic n care ns cele
dou elemente ale mulimii B sunt constantele logice
adevrat i fals. Din acest motiv algebra comutaiei este
denumit frecvent algebra logicii, operaia SAU este numit i
sum logic, operaia SI este numit i produs logic, iar
complementarea este denumit negaie. De asemenea
circuitele de comutaie se mai numesc i circuite logice, iar
funciile de transfer ale acestora se numesc funcii logice.


16
2.2 Funcii logice

O funcie logic de n variabile ) , , , (
2 1 n
x x x f , unde
variabilele
i
x , pentru n i , , 2 , 1 = , iau valorile 0 i 1, se
definete ca o aplicaie a mulimii
n
} 1 , 0 { n mulimea } 1 , 0 { ,
unde prin
n
} 1 , 0 { s-a notat produsul cartezian al mulimii } 1 , 0 {
cu ea insi de n ori.
Exist mai multe metode de specificare (exprimare) a
unei funcii logice, metode ce vor fi prezentate ntr-un alt
subcapitol pentru a putea da exemple de funcii logice. Dintre
ele vom prezenta totui metoda definirii prin tabel de
adevr.
Tabelul de adevr al unei funcii logice de n variabile
este o configuraie geometric cu n+1 coloane i
n
2 linii.
Primele n coloane conin cele
n
2 combinaii posibile de valori
ale variabilelor funciei iar coloana n+1 conine valorile
funciei. Pentru exemplificare n tabelul 2.4 este prezentat
tabelul de adevar al funciei MAJORITATE DE 3
VARIABILE, funcie ce ia valoarea 1 atunci cnd majoritatea
variabilelor funciei au valoarea logic 1.

a b c fM
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
Tabelul 2.4
2.2.1 Funcii logice elementare
2.2.1.1 Funcii logice de o variabil

Exist patru funcii logice de o variabil i anume: DA,
NU, 0, 1, cu meniunea c funciile 0 i 1 sunt constante
logice i se utilizeaz la implementarea funciilor logice atunci
cnd circuitele logice utilizate la implementare au intrri
nefolosite.
Tabelul 2.5.
a f=a a
f=a
a f=0 a f=1
0 0 0 1 0 0 0 1
1 1 1 0 1 0 1 1
a b c d

17

Circuitele care realizeaz funcia logic DA (adic nu schimb
valoarea logic a semnalului aplicat la intrare) se utilizeaz
pentru formarea semnalelor sau pentru mrirea puterii
semnalelor (amplificare). Simbolul utilizat pentru aceste
circuite este urmtorul:
Circuitele care implementeaz funcia logic NU (adic
inverseaz valoarea logic a semnalului aplicat la intrare) sunt
utilizate att pentru complementarea semnalului aplicat la
intrare ct i pentru formarea i/sau mrirea puterii sale.
Simbolurile folosite pentru aceste circuite sunt:

Figura 2.1.

2.2.1.2 Funcii logice de dou variabile

Exist 16 funcii logice de dou variabile. Dintre
acestea mai frecvent intlnite sunt funciile logice SI, SAU,
SI-NU, SAU-NU, SAU-EXCLUSIV. n continuare va fi
prezentat tabelul de definiie pentru aceste funcii i
simbolurile utilizate pentru circuitele care le implementeaz:
Tabelul 2.6.
Observaii:
a) funcia logic SAU de dou sau mai multe variabile
ia valoarea logic 1 dac cel puin una din variabile
are valoarea logic 1.
b) funcia logic SI de dou sau mai multe variabile ia
valoarea logic 1 dac toate variabilele au valoarea
logic 1.

2.2.2 Moduri de exprimare a funciilor logice

Exist mai multe moduri de exprimare a funciilor
logice, moduri ce se mpart n dou categorii:
a b
SAU
b a f + =
SI
b a f . =
SAU-NU
b a f + =
SI-NU
b a f . =
0 0 0 0 1 1
0 1 1 0 0 1
1 0 1 0 0 1
1 1 1 1 0 0


18
- moduri de exprimare algebric;
- moduri de exprimare grafic.
Dintre modurile de exprimare algebric existente n
cadrul prezentului curs vor fi prezentate exprimrile
funciilor logice n form canonic i respectiv n form
normal, iar dintre modurile grafice vor fi prezentate
exprimrile funciilor logice prin tabel de adevr,
diagram Veitch i diagram de timp .

2.2.2.1 Formele canonice ale funciilor logice

Forma canonic disjunctiv. Este aceea la care funcia
se exprim ca o sum logic de produse logice standard. Un
produs standard este un produs n care fiecare variabil apare
o dat i numai o dat, n forma negat sau nenegat.
n general cu n variabile se formeaz
n
2 produse
standard. n tabel sunt date produsele standard de trei
variabile, reprezentarea lor binar i notaia folosit. De
reinut c un produs standard este o funcie logic, care ia
valoarea logic 1 pentru o singur combinaie de valori ale
variabilelor.

PRODUS
STANDARD
REPREZENTATIE
BINARA
NOTATIE
c b a . .
0 0 0
0
P
c b a . .
0 0 1
1
P
c b a . .
0 1 0
2
P
c b a . .
0 1 1
3
P
c b a . .
1 0 0
4
P
c b a . .
1 0 1
5
P
c b a . .
1 1 0
6
P
c b a . . 1 1 1
7
P
Tabelul 2.7

innd cont de aceast ultim afirmaie, precum i de
faptul c o sum logic ia valoarea 1 dac cel puin un
termen al sumei este egal cu 1, rezult c orice funcie
logic poate fi exprimat ca o sum de produse logice standard
i anume, suma acelor produse standard ce corespund
combinaiilor de valori ale variabilelor pentru care funcia ia
valoarea logic 1.

19
De exemplu forma canonic disjunctiva a funciei
MAJORITATE DE TREI VARIABILE, funcie definit n
tabelul 2.4, este:

7 6 5 3
. . . . . . . . P P P P c b a c b a c b a c b a f
M
+ + + = + + + = (2.9)

Forma canonic conjunctiv. Este aceea la care funcia
se exprim ca un produs logic de sume logice standard. O
sum logic standard este o sum n care fiecare variabil
apare o dat i numai o dat n form negat sau nenegat.
n general cu n variabile se formeaz
n
2 sume
standard. n tabelul 2.8 sunt date sumele standard de trei
variabile, reprezentarea lor binar i notaia folosit. De
reinut c o sum standard este o sum logic care ia valoarea
logic 0 pentru o singur combinaie de valori ale
variabilelor.

SUME
STANDARD
REPREZENTARE
BINARA
NOTATIE
c b a + + 0 0 0
0
S
c b a + +
0 0 1
1
S
c b a + +
0 1 0
2
S
c b a + +
0 1 1
3
S
c b a + +
1 0 0
4
S
c b a + +
1 0 1
5
S
c b a + +
1 1 0
6
S
c b a + +
1 1 1
7
S
Tabelul 2.8

innd cont de aceast ultim afirmaie, precum i de
faptul c un produs logic ia valoarea logic 0 dac cel puin
un termen al produsului este egal cu 0, rezult c orice
funcie logic poate fi exprimat ca un produs de sume logice
standard i anume, produsul acelor sume standard ce
corespund combinaiilor de valori ale variabilelor pentru care
funcia ia valoarea logic 0.
De exemplu forma canonic conjunctiv a funciei
MAJORITATE DE TREI VARIABILE este:

4 2 1 0
. . . ) ).( ).( ).( ( S S S S c b a c b a c b a c b a f
M
= + + + + + + + + =
(2.10)


20
2.2.2.2 Formele normale ale funciilor logice

Formele normale ale funciilor logice au n expresia lor
termeni elementari. Un termen este elementar dac nu conine
toate variabilele independente ale funciei de n variabile.
Formele normale ale funciilor logice se obin n urma
operaiilor de minimizare.
Exist dou forme normale i anume:
- forma normal disjunctiv n care funcia se exprim
ca o sum logic de produse logice.
Ex. c c b c b a f + + = . . .
1

- forma normal conjunctiv n care funcia se
exprim ca un produs logic de sume logice.
Ex. b c a c b a f ). ).( (
2
+ + + =

2.2.2.3 Reprezentarea funciilor logice prin tabel de adevr

Studiat n 2.2.

2.2.2.4 Reprezentarea funciilor logice prin diagrame
Veitch-Karnaugh

Diagrama Veitch-Karnaugh este tot o reprezentare
tabelar, dar n raport cu tabelul de adevr este mai compact
datorit dispunerii bidirecionale a valorilor variabilelor.
n cazul general al unei funcii logice de n variabile,
diagrama Veitch-Karnaugh conine
p
2 linii i
q
2 coloane,
astfel ca p+q=n. Dac n este par, n mod obinuit p=q, iar
dac n este impar, q=p+1 (sau p=q+1). Rezult o diagram cu
n
2 celule, cte o celul pentru fiecare combinaie de valori ale
variabilelor. Celulele sunt plasate folosind regula adiacenei.
Dou celule se numesc adiacente dac combinaiile de valori
ale variabilelor care le corespund difer pentru o singur
variabil. Celulele de la extremitile unei linii sunt adiacente
ntre ele, afirmaie valabil i pentru celulele de la
extremitile unei coloane. Valorile pe care le iau variabilele
se scriu n dreptul liniilor i al coloanelor sau, se traseaz o
bar n dreptul liniilor sau coloanelor n care o variabil ia
valoarea 1.
n figura 2.2. sunt reprezentate diagramele Veitch-
Karnaugh de 2, 3, 4 i 5 variabile, n interiorul celulelor
trecndu-se produsele logice standard care le corespund.

21
La reprezentarea funciilor logice prin diagrame Veitch-
Karnaugh se introduce valoarea logic 1 n celulele
diagramei corespunztoare combinaiilor de valori ale
variabilelor funciei pentru care aceasta ia valoarea logic 1.
Observaie: Datorit creterii complexitii diagramelor
odat cu creterea numrului variabilelor funciei aceast
metod nu este utilizat pentru funcii la care n>6.

Figura 2.2

2.2.2.5 Reprezentarea funciilor logice de timp

Metoda const n reprezentarea, cu ajutorul diagramelor
temporale, a variaiei valorilor variabilelor funciei i a
valorilor funciei, atasndu-se pentru aceasta valorii logice 0
un semnal de nivel cobort, iar valorii logice 1 un semnal de
nivel ridicat, astfel ca ntre cele doua nivele s existe o
difereniere net. Reprezentarea folosind aceasta metoda este
util n studiul sistemelor secveniale n a cror evoluie
intervine i timpul. De asemenea folosind aceast reprezentare
se pot studia fenomenele tranzitorii de comutare i fenomenele
de hazard datorate funcionrii neideale a circuitelor de
comutaie care implementeaz variabilele i funciile logice.
n fig.2.2. este reprezentat prin diagram de timp
funcia logic b a f . = .

f
b
a
t
t
t
0 0 0
0
0 0
0
1
1 1 1
1
1
Figura 2.3

22
2.2.3 Funcii incomplet definite

Uneori funciile logice pe care trebuie s le realizeze un
circuit logic nu sunt definite pentru toate combinaiile posibile
de valori ale variabilelor de intrare deoarece anumite
combinaii nu pot s apar efectiv n timpul funcionrii sau
valorile funciei pentru anumite combinaii de valori ale
variabilelor sunt indiferente.
O funcie logica ale crei valori nu sunt precizate pentru
toate combinaiile posibile de valori ale variabilelor de intrare
se numete funcie logic incomplet definit. n tabelul de
adevr al funciei logice incomplet definite, n dreptul
combinaiilor de valori ale variabilelor pentru care funcia nu
este definit se trece *.
Exemplu: Se consider un vehicul V ce se poate deplasa
pe o cale de rulare a-d cu dou viteze :
- viteza normal, VN, pe intervalul b-c;
- viteza redus, VR, la extremitile cii n vederea
opririi.
Se pune problema exprimrii funciilor VN i VR ce
trebuiesc implementate de ctre un sistem de comand ce
primete la intrare informaiile
2 1
, X X i
3
X referitoare la
poziia vehicolului pe calea de rulare.
Tabelul de adevr al celor dou funcii se completeaz
uor innd cont c n timpul unei funcionri normale
combinaiile 101 i 111 nu pot s apar.

Observaie: n cazul funciilor incomplet definite
exprimate algebric, combinaiile pentru care ele sunt
nedefinite se menioneaz explicit.

1
X
2
X
3
X VN VR
0 0 0 0 0
0 0 1 0 1
0 1 0 1 0
0 1 1 0 1
1 0 0 0 1
1 0 1 * *
1 1 0 0 1
1 1 1 * *
Tabelul 2.10
a b c d
v
1
X
2
X
3
X
Figura 2.4

23
2.3 Minimizarea funciilor logice

Reprezentarea funciilor logice nu este unic, aceeai
funcie logic putnd avea mai multe reprezentri. Prin urmare
aceeai funcie logic poate fi implementat cu diverse scheme
i diverse circuite de comutare. Din mulimea variantelor de
implementare a unei funcii logice unele pot fi preferate n
raport cu altele din diverse motive: simplitate, economicitate,
fiabilitate, etc. Pentru a alege expresia minim a unei funcii
logice trebuie folosit un criteriu de performan. Dintre
criteriile de performan existente mai frecvent utilizate sunt
urmtoarele:
- numr minim de litere n expresia funciei logice;
- numr minim de termeni n forma normal a funciei;
- numr minim de capsule integrate necesare la
implementarea funciei.
Criteriul numrului minim de litere n expresia funciei
logice este utilizat mai des n schemele cu relee unde numrul
de litere este egal cu numrul de contacte folosite.
Forma normal disjunctiva sau conjunctiv se folosete
atunci cnd se cere vitez mare de lucru. Formele normale se
implementeaz cu circuite de comutare plasate pe doua nivele
obtinndu-se intrzieri minime n propagarea semnalelor.
n schemele cu circuite integrate costul global al
instalaiei este, n general, proporional cu numrul capsulelor
integrate, de unde rezult cerina de a minimiza numrul
capsulelor folosite.
n cele ce urmeaz se va considera minimizarea
funciilor logice n form normal. O expresie normal a unei
funcii este minim daca conine un numr minim de termeni,
cu condiia s nu existe o alt expresie normal cu acelai
numr de termeni, dar cu un numr mai mic de litere.

2.3.1 Minimizarea funciilor logice folosind diagrame
Veitch-Karnaugh
disjunctiv

Cunoscnd c la reprezentarea funciilor logice prin
diagrame Veitch-Karnaugh se introduce valoarea logic 1 n
celulele diagramei corespunztoare combinaiilor de valori ale
variabilelor funciei pentru care aceasta ia valoarea 1,
metoda minimizrii cu diagrame Veitch-Karnaugh urmrete

24
gruparea acestor celule ntr-un numr minim de configuraii
rectangulare de dimensiuni ct mai mari i exprimarea acestor
grupri sub forma unor produse logice al acelor variabile care
n cadrul gruprii nu-i schimb valoarea.
Pentru prezentarea metodei se vor defini n prealabil
noiunile de implicaie, implicant, implicant prim i implicant
prim esenial, folosindu-ne pentru aceasta de funciile
1
f i
2
f
definite n fig.2.5.

Implicaia: se zice c o funcie f implic o alt funcie f
dac pentru orice combinaie a variabilelor pentru care f ia
valoarea logic 1, f ia deasemenea valoarea logic 1.
De exemplu funcia d c d c b a f . . . .
3
+ = implic funcia
d c c b a d c a f . . . . .
1
+ + = .
Implicant: un produs n care apar una sau mai multe
variabile este un implicant al unei funcii dac implic funcia.
De exemplu produsele: , . . . , . . , . . , . d c b a a d c c b a d c sunt implicani
ai funciei
1
f , iar produsele , . , . . , . . . . e a e c a e d c b a sunt implicani
ai funciei
2
f .
Implicant prim: un implicant care nu este coninut ntr-
un implicant format din mai puine variabile se numete
implicant prim. De exemplu a.e este implicant prim al funciei
2
f n timp ce e c a . . nu este implicant prim deoarece el l
implic pe a.e care are mai puine variabile.
Implicant prim esenial: este un implicant prim care
acoper un produs standard neacoperit de ali implicani primi.
De exemplu d c a . . este implicant prim esenial al funciei
1
f
deoarece este singurul implicant prim care acoper produsul
standard d c b a . . . , n timp ce c b a . . nu este implicant prim esenial
al lui
1
f ntruct produsele standard d c b a . . . i d c b a . . . sunt
acoperite att de implicantul prim c b a . . ct i de implicantul
prim d b a . . .
Observaii ce stau la baza minimizrii cu diagrame
Veitch-Karnaugh:
0 0 1 0 1 0 1 1 1 1 0 0
0 0 1 0 0 0 0 0 0 0 0 0
1 1 1 0 0 1 1 0 0 1 1 0
1 0 1 0 0 1 1 0 0 1 1 0

1
f
2
f

c c
b b
a a
d
e e
d
Figura 2.5

25
a) Expresia minimal a unei funcii logice este o sum
de implicani primi. Dac expresia unei funcii logice
conine un implicant care nu este implicant prim
atunci acesta poate fi nlocuit cu implicantul prim
care l conine i care are mai puine variabile.
b) Orice funcie logic poate fi exprimat ca o sum de
produse astfel nct fiecare produs corespunde unei
grupri de
n
2 celule n diagrama Veitch-Karnaugh i
fiecare celul, care corespunde unei combinaii de
valori ale variabilelor pentru care funcia ia valoarea
logic 1, este coninut n cel puin o grupare.
c) Implicanii primi eseniali intr toi n expresia
minimal a funciei.
innd cont de aceste observaii minimizarea se
realizeaz n dou etape:
1) Se determin implicanii primi eseniali.
2) Celulele n care este nscris 1 logic i care nu sunt
acoperite de implicani primi eseniali se includ n
grupri ct mai mari astfel nct numrul de
implicani primi care se adaug s fie ct mai mic.
Exemplu: minimizarea funciilor
1
f i
2
f definite n
fig.2.5.
c b a d c d c a f
d b a c b a n p i
d c d c a e p i
. . . . .
. . , . . : . .
. , . . : . .
1
+ + =

e a d b a e d c b a f
e d b n p i
e a d b a e d c b a e p i
. . . . . . .
. . : . .
. , . . , . . . . : . .
2
+ + =
(2.11)

conjunctiv

Minimizarea funciilor logice n form normal
conjunctiv urmeaz aceleai reguli ca i pentru forma
normal disjunctiv. n continuare se vor redefini noiunile de
implicaie, implicat, implicat prim i implicat prim
esenial pe baza funciilor
3
f i
4
f definite n fig.2.6.

0 1 1 0 1 1 0 0
1 1 1 1 0 0 1 0
0 0 1 1
1 1 1 1

1
f
2
f

c
c
b
b
a
a
d
Figura 2.6

26

Implicaia: se consider ca o funcie f implic o alt
funcie f dac pentru orice combinaie a variabilelor pentru
care f ia valoarea 0 f ia deasemenea valoarea 0. De
exemplu funcia ) )( (
1
c b a c b a f + + + + = implic funcia
) (
3
c b a f = + = .
Implicat: o sum n care apar una sau mai multe
variabile este o implicat a unei funcii dac funcia o implic.
De exemplu: c b d c b + + + , , d c a c b a + + + + , sunt implicate ale
funciei
2
f .
Implicat prim: o implicat a unei funcii care nu este
coninut ntr-o alt implicat format din mai puine variabile
este implicat prim. De exemplu c b + este o implicat prim
a funciei
2
f n timp ce d c b + + nu este implicat prim
deoarece este implicat de c b + .
Implicat prim esenial: este o implicat prim care
acoper o sum logic standard neacoperit de alte implicate
prime. De exemplu c b + este implicat prim esenial n timp
ce d c a + + nu este implicat prim esenial ntruct sumele
logice standard d c b a + + + si d c b a + + + sunt acoperite i de
implicatele prime d b a + + i respectiv c b a + + .
Minimizarea se realizeaz n dou etape:
1) Se determin implicatele prime eseniale;
2) Dac rmn celule n care este inscris 0
neacoperite de implicatele prime eseniale, acestea se
includ n grupri ct mai mari astfel c numrul de
implicate prime care se adaug s fie ct mai mic.
Exemplu: minimizarea funciilor
1
f i
2
f definite n
fig.2.6.
c a f
n p i
c a e p i
+ =
+
1
: . .
: . .

) ).( ).( (
, : . .
, : . .
2
d c a c b a c b f
d b a d c a n p i
c b a c b e p i
+ + + + + =
+ + + +
+ + +
(2.12)

2.3.1.3 Minimizarea funciilor incomplet definite

Minimizarea funciilor incomplet definite este
important ntruct, de cele mai multe ori, n cazul comenzilor
secveniale, se ntlnesc situaii de nedefinire. Luarea n
considerare a combinaiilor de valori ale variabilelor pentru

27
care funcia nu este definit conduce la obinerea unor forme
normale minime.
Pentru exemplificare se consider cele trei funcii
definite prin diagramele Veitch din fig.2.7 si 2.8.

n urma analizrii celor trei funcii se observ c pentru
prima funcie este avantajos s se considere c funcia ia
valoarea logic 0 pentru combinaiile indiferente, pentru cea
de a doua c ia valoarea logica 1, iar pentru cea de a treia
pentru unele combinaii se va considera f=1, iar pentru altele
f=0.

c b a c b a d b f
X X VR
X X X VN
. . . . .
. .
3 1
3 2 1
+ + =
+ =
=
(2.13)

Pentru minimizarea funciilor incomplet definite se
parcurg aceleai etape ca i la funciile complet definite, dar
cu urmtoarele precizri:
1) Pentru determinarea mulimii implicanilor primi se
consider c funcia ia valoarea logic 1 pentru combinaiile
indiferente.
2) Pentru determinarea unei acoperiri minime a funciei
n tabelul implicanilor primi nu se introduc produsele
(respectiv sumele) standard corespunztoare combinaiilor
indiferente.

Rezumat

Dup o definire a algebrei booleene sunt prezentate
principalele axiome, proprieti i teoreme ale acesteia. Sunt
prezentate asociativitatea operaiilor SAU respectiv SI
0 0 0 1
0 * * 0

0 1 1 0
1 * * 1

VN
VR
1
X
1
X
2
X
2
X
3
X
3
X
Figura 2.7
1 0 1 *
1 1 0 0
* 0 * 0
1 0 0 1

a
b
Figura 2.8
d
c

28
precum i comutativitatea lor, existena elementelor nule 0 i
1, distributivitatea celor dou operaii una fa de alta,
proprietile complementului, teorema de idempoten, legile
absoriei, legea dublei complementri, legile lui De Morgan.
n continuare sunt prezentate funciile logice, o definire
a acestora, funciile logice de una i respectiv dou variabile,
moduri de definire ale funciilor logice. Modurile de definire
prezentate n cadrul capitolului sunt: cele n form canonic,
n form normal, cu ajutorul diagramelor de timp, pe baza
tabelelor de adevr, cu ajutorul diagramelor Veitch-
Karnaugh.
Dintre modurile de definire n form canonic este
prezentat i cel n form canonic disjunctiv n care funcia
este exprimat ca o sum de produse logice standard ct i
cel n form canonic conjunctiv n care funcia este
exprimat ca un produs de sume canonice standard.
Bineneles c i modurile de reprezentare n form normal
sunt prezentate ambele tipuri de reprezentri. Nu s-a insistat
asupra reprezentrii pe baz de tabel ntruct a fost folosit
deja la reprezentarea funciilor de una i respectiv dou
variabile. Reprezentarea funciilor logice de timp este foarte
util n studiul ulterior al comportrii diverselor circuite
asupra crora sunt aplicate diverse semnale.
Sunt prezentate apoi funciile logice incomplet definite
n finalul capitolului prezentndu-se metoda de minimizare a
funciilor folosind diagrame Veitch- Karnaugh. Funciile
incomplet definite sunt studiate datorit faptului c n
realitate, n general , nu avem date valorile unei funcii pentru
toate combinaiile de la intrare. Sunt explicate modurile de
completare a diagramelor Veitch-Karnaugh pornind de la
funcii exprimate n form canonic, completarea
diagramelor putnd fi fcut pornind de la orice exprimare a
funciilor datorit faptului c n cadrul capitolului sunt
prezentate moduri de trecere de la o form de exprimare a
funciilor la alta.
n cadrul metodei de minimizare folosind diagrame
Veitch- Karnaugh am abordat ambele variante de
reprezentare (adic cea de minimizare n form normal
conjunctiv respectiv disjunctiv) pentru ca ulterior s poat
fi aleas metoda dorit n funcie de aplicaie. Totodat sunt
definite noiunile de implicant prim respectiv de implicant
prim esenial cu ajutorul crora putem putem obine o form
minim a unei funcii eliminand erorile care pot aprea.

29
n partea de final a metodei de minimizare sunt
prezentate cteva aplicaii care se refer la minimizarea
funciilor folosind aceast metod pentru o mai bun fixare a
acesteia. Capitolul se ncheie cu prezentarea aplicrii
metodei pentru funciile incomplet definite.

ntrebri i probleme

1. Ce nelegei printr-o algebr booleean?
2. Care sunt axiomele i teoremele algebrei booleene?
3. Definii o funcie logic.
4. Descriei sub form de tabel toate funciile logice de dou
variabile.
5. Cum se reprezint o funcie n form canonic
conjunctiv?
6. Cum se reprezint o funcie n form canonic disjunctiv?
7. Ce nelegei prin form normal a unei funcii logice?
8. Cum sunt reprezentate funciile logice de timp?
9. Dai un exemplu de utilizare a unei funcii incomplet
definite.
10. Ce nelegei prin implicant?Dar prin implicant prim?Dar
prin implicant prim esenial?
11. Ce nelegei prin implicat?Dar prin implicat
prim?Dar prin implicat prim esenial?
12. S fie minimizate n form normal disjunctiv
urmtoarele 4 funcii :

13. S fie minimizate n form normal disjunctiv funciile :
0 1 1 0
1 * 0 0
1 0 * 0
1 * 1 1

a
b
F
1
d
c
1 0 1 *
0 0 * 1
1 0 * *
1 0 1 1

a
b
F
2

d
c
1 1 0 0
* * 1 0
* 0 0 0
1 * 1 0

a
b
F
3

d
c
0 0 1 0
0 1 0 0
1 0 * 0
1 1 * 1

a
b
F
4

d
c

30

a) i=1, K= {0,1,5,9,2,3} , N={2,4,6}
b) i=2, K= {5,8,9,10,13,14} , N={0,3,15}
c) i=3, K= {0,3,7,11,15} , N={1,9}
unde N este mulimea combinaiilor nedefinite.
14. S fie minimizate n form normal disjunctiv funciile
date n tabelul 2.11:

15. S fie minimizate n form normal conjunctiv
urmtoarele funcii:

e
=
K j
j i
p f

a b c d F
1
F
2
F
3
F
4
F
5
F
6

0 0 0 0 1 0 1 * 1 0
0 0 0 1 0 1 * * 0 1
0 0 1 0 0 0 0 1 * 1
0 0 1 1 * 1 0 1 1 1
0 1 0 0 1 1 1 1 0 *
0 1 0 1 1 * * * * 1
0 1 1 0 0 0 0 1 * 0
0 1 1 1 0 0 0 * 1 0
1 0 0 0 0 0 1 1 1 1
1 0 0 1 * 0 1 1 0 0
1 0 1 0 1 0 0 1 0 0
1 0 1 1 0 1 0 * 1 0
1 1 0 0 0 0 * * * *
1 1 0 1 0 0 * * 0 0
1 1 1 0 0 0 0 * 0 0
1 1 1 1 1 * 1 * 0 0
Tabelul 2.11

0 1 1 1
1 0 * 1
0 * 0 1
1 * 1 0

a
b
F
1
d
c
1 1 1 0
0 * 1 1
0 0 * *
1 1 1 1

a
b
F
2

d
c
1 0 1 0
1 0 1 0
* 0 1 0
1 * 1 0

a
b
F
3

d
c
0 1 1 0
0 1 1 0
* 0 * 0
0 1 * *

a
b
F
4

d
c

31
CAP. III NOIUNI DE TEORIA
AUTOMATELOR CU STRI FINITE

3.1 Introducere. Definiii

Circuitele de comutaie constituie componentele de
baz n proiectarea echipamentelor de conducere moderne.
Studiul sistemelor digitale realizate cu aceste circuite se
bazeaz pe modelul lor matematic, automatul finit, care face
obiectul teoriei automatelor cu stri finite.
Observaie: notiunea de automat finit, fiind o noiune
abstract, se aplic att sistemelor fizice ct i celor
informaionale.

3.1.1. Moduri de reprezentare a automatelor finite

Un automat finit interacioneaz cu mediul prin aceea c
la un anumit moment t i se aplic un semnal de intrare, iar
ca rspuns el ofer la momentul t+t un semnal de ieire.
Se numete automat finit un cvintuplu ordonat
A=(U,X,Y,f,g)
n care U,X,Y,f si g sunt:
U mulimea finit a semnalelor de intrare;
X mulimea finit a strilor; un element X x
i
e poart
denumirea de stare;
Y mulimea finit a semnalelor de ieire;
X U X f : poart numele de funcie de tranziie i
precizeaz starea n care ajunge automatul n cazul aplicrii
unei intrri (starea viitoare);
Y U X g : poart numele de funcie de ieire i
precizeaz ieirea pe care o va oferi automatul n cazul
aplicrii unei intrri (ieirea viitoare).
Fizic, automatul finit A definit mai sus poate fi
interpretat ca un dispozitiv a crui intrare, ieire i stare la
momentul t sunt notate cu u(t), y(t) si x(t) (fig.3.1). Aceste
variabile sunt definite numai pentru valori discrete, prin
convenie numere ntregi, ale lui t i primesc valori n
mulimile U, Y i X. Aplicnd la intrarea automatului A o
secven de intrare de lungime arbitrar p se va obine o
secven de stri i o secven de ieiri de aceeai lungime.

A
x(t)
y(t)
u(t)
Figura 3.1

32
n principiu se consider c automatele finite sunt de tip
Mealy i de tip Moore. Definiia automatului de tip Mealy a
fost dat mai sus. Automatele de tip Moore difer de cele de
tip Mealy prin aceea c funcia de ieire precizeaz, pentru
automatele Moore, ieirea pe care o ofer automatul funcie de
starea n care se afl, adic
Y X g :
Studiul automatelor finite se face n general pe
reprezentri ale acestora. Cele mai utilizate reprezentri sunt
algoritmice, prin grafuri, prin tabele sau prin organigrame
funcionale. Aceste moduri de reprezentare vor fi ilustrate
pentru automatele A1 de tip Mealy si A2 de tip Moore,
definite n continuare:

La reprezentarea automatelor finite prin grafuri se
respect urmtoarele reguli:
- fiecrei stri X x
i
e i se acord un nod din graf;
- fiecrei tranziii din starea prezent
i
x n starea
viitoare
j
x i se asociaz un arc care unete nodurile
corespunztoare.
n cazul unui automat de tip Mealy fiecrei tranziii i se
asociaz ieirea corespunztoare, iar n cazul unui automat de
tip Moore ieirea este asociat intrrii. n fig. 3.2 este
reprezentat graful automatului A1 de tip Mealy, iar n fig. 3.3
graful automatului A2 de tip Moore.

1
x
2
x
3
x
2 2
/ y u

1 1
/ y u
1 2
/ y u

1 1
/ y u
1 2
/ y u

1 1
/ y u
2 1
/ y u

1 1
/ y u
2 1
/ y u

1 1
/ y u
1 1
/ y u
1 1
/ y u
Figura 3.2
1 1
/ y x
2 2
/ y x
1 4
/ y x
2 3
/ y x
2
u
1 1
/ y u
2
u
1 1
/ y u
1
u
1 1
/ y u
1
u
1 1
/ y u
2
u
1 1
/ y u
1
u
1 1
/ y u
2
u
1 1
/ y u
1
u
1 1
/ y u
Figura 3.3
A1
A2
} , {
} , , {
} , {
2 1
3 2 1
2 1
y y Y
x x x X
u u U
=
=
=

} , {
} , , , {
} , {
2 1
4 3 2 1
2 1
y y Y
x x x x X
u u U
=
=
=

A1
3 2 3
2 1 3
3 2 2
1 1 2
3 2 1
2 1 1
) , (
) , (
) , (
) , (
) , (
) , (
x u x f
x u x f
x u x f
x u x f
x u x f
x u x f
=
=
=
=
=
=

1 2 3
2 1 3
1 2 2
2 1 2
2 2 1
1 1 1
) , (
) , (
) , (
) , (
) , (
) , (
y u x g
y u x g
y u x g
y u x g
y u x g
y u x g
=
=
=
=
=
=

A2
4 2 3
2 1 3
3 2 2
4 1 2
3 2 1
2 1 1
) , (
) , (
) , (
) , (
) , (
) , (
x u x f
x u x f
x u x f
x u x f
x u x f
x u x f
=
=
=
=
=
=

1 4
2 3
2 2
1 1
1 2 4
3 1 4
) (
) (
) (
) (
) , (
) , (
y x g
y x g
y x g
y x g
x u x f
x u x f
=
=
=
=
=
=


33
Conversia unui automat Mealy ntr-un automat Moore se face
nlocuind fiecare stare a automatului Mealy cu attea stri cte
ieiri diferite sunt asociate tranziiilor care intr n acea stare.
Conversia unui automat Moore n automat Mealy se
face asociind fiecrei tranziii din automatul Moore ieirea
corespunztoare strii la care duce tranziia.
Aplicnd aceste reguli automatelor reprezentate n fig.
3.2 i fig. 3.3 se obin automatele din fig. 3.4 i respectiv fig.
3.5.

La reprezentarea automatelor prin tabele, liniile tabelului
corespund strilor prezente ale automatului, iar coloanele
corespund semnalelor de intrare. Dac
i
x este o stare a
automatului, iar
j
u unul din semnalele de intrare, la intersecia
liniei i cu coloana j n tabel se trece funcia de tranziie
) , (
j i
u x f . Dac automatul este de tip Mealy n acelai loc se
trece i funcia de ieire ) , (
j i
u x g , iar dac automatul este de
tip Moore n tabel se introduce o coloan suplimentar n care
se trece funcia ) (
i
x g . Automatelor din fig. 3.2 i fig. 3.3 le
corespund tabelele 3.1 i respectiv 3.2.
2 1
/ y x
1 2
/ y x
2 2
/ y x
2 3
/ y x
1 3
/ y x
1
u
1 1
/ y u
1
u
1 1
/ y u
2
u
1 1
/ y u
2
u
1 1
/ y u
2
u
1 1
/ y u
2
u
1 1
/ y u
2
u
1 1
/ y u
1
u
1 1
/ y u
1
u
1 1
/ y u
1
u
1 1
/ y u
Figura 3.4
1
x
2
x
4
x
3
x
2 2
/ y u

1 1
/ y u
2 2
/ y u
1 1
/ y u
2 1
/ y u

1 1
/ y u
1 2
/ y u

1 1
/ y u
1 1
/ y u
1 1
/ y u
1 2
/ y u

1 1
/ y u
2 1
/ y u

1 1
/ y u
2 1
/ y u

1 1
/ y u
Figura 3.5

34
Cele dou moduri de reprezentare exemplificate, dei
prezint avantajul unei transpuneri apropiate de conceptul de
automat finit, sunt mai greu de aplicat n cazul automatelor cu
un numr mare de stri i de intrri. Pentru acestea se poate
utiliza o metod de transpunere direct, rapid i intuitiv a
condiiilor de funcionare ce trebuie ndeplinite de un automat,
numit metoda organigramei funcionale. n fig.3.6 i
respectiv 3.7 sunt prezentate, dei metoda nu este
reprezentativ pentru automatele cu un numr mic de stri i
de intrri, organigramele funcionale ale automatelor din
fig.3.2 i respectiv 3.3, cu observaia c cele dou variabile de
intrare
1
u i
2
u au fost codificate cu o singur variabil u.
Astfel u=1 reprezint pe
1
u , iar u=0 reprezint pe
2
u .

2
y
2
y
1
y
2
y
2
y
2
y
2
y
2
y
1
y
2
y
1
x
2
x
3
x
u
u
u
0
0
0
1
1
1
Figura 3.6

35

La construirea organigramelor funcionale se folosesc
simbolurile din fig.3.8.
n fig.3.8a i b sunt reprezentate simbolurile pentru
strile automatului. Simbolurile cuprind n mod curent
indicativul strii, codul strii i, dac este cazul, ieirea
generat n starea respectiv.
n fig.3.8c este reprezentat blocul de decizie ce indic
modul de evoluie al automatului sub influena mrimilor de
intrare care se aplic acestuia.
Ieirea este definit, n general, n asociere cu starea
automatului. Ea poate fi definit ns i cu ajutorul blocului
din fig.3.8d. n unele situaii ns, atunci cnd funcia de ieire
este generat n urma unor factori de decizie fr a fi corelate
cu o stare a automatului, simbolul din fig.3.8d se impune.
Observaie: Reprezentarea cu ajutorul grafurilor se
numete, n general, reprezentare cu diagrame de stare.

Figura 3.8
u
0 1
c
i
y
2
y
d
b
i
x
) (
i
y
***
a
i
x
) (
i
y
***
1 1
/ y x
2 3
/ y x
2 2
/ y x
1 4
/ y x
u
u
u
u
0
0
0
0
1
1
1
1
Figura 3.7

36
3.1.2 Clasificri ale automatelor cu stri finite

Din punct de vedere abstract automatele finite pot fi
clasificate n dou mari categorii: automate combinaionale i
automate secveniale. Aceast clasificare utilizat cu rezultate
bune foarte mult timp a devenit prea general odat cu
explozia tehnologic din ultimii 1015 ani.
Criteriul de clasificare ce va fi considerat n continuare
presupune:
- un automat de ordinul n+1 poate fi generat prin
interconectarea unor automate de ordin inferior, din care cel
puin unu este un automat de ordin n conectat ntr-o
configuraie ce presupune o bucl de reacie;
- automatul de ordinul zero este reprezentat de un
automat combinaional caracterizat prin absena variabilelor
de stare, ieirea fiind definit ca o simpl transformare
combinaional a intrrii.
Aceast clasificare este deschis n sensul c se poate
completa n funcie de evoluiile tehnologice ulterioare.
Observaie: interconectarea n serie, paralel sau
serie/paralel a unor automate de ordin n conduce la
generarea unor automate tot de ordin n.
Automatul de ordinul zero, numit i automat
combinaional, are schema bloc i organigrama funcional
prezentate n fig. 3.9. Automatul de ordinul zero conine o
singur stare intern, iar variabilele de ieire depind numai de
variabilele de intrare. Modelul fizic al automatului de ordinul
zero l constituie circuitul logic combinaional.

x

u

1
y

2
y

0 1
Figura 3.9
AUTOMAT
DE
ORDINUL 0
u y

37

Automatul de ordinul 1 se obine prin introducerea unei
reacii ntr-o structur de ordinul zero. El reprezint cea mai
simpla form de automat secvenial n care starea este generat
de un bloc de memorie aflat ntr-o configuraie fr bucl de
reacie. Semnalele de la intarea i ieirea blocului de memorie
pot fi prelucrate de ctre dou automate de ordinul zero. Cel
mai simplu automat de ordinul 1 este modelat fizic de un
circuit basculant bistabil de tip RS realizat cu dou pori
logice SI-NU i care ndeplineste funcia de bloc de memorie.
AUTOMAT DE
ORDINUL 0
AUTOMAT DE
ORDINUL 0
AUTOMAT DE
ORDINUL 0
u
x
y
BLOC
MEMORIE
2
x
2
u
4
y
1
1
x
1
u
1
y
2
y
0 1
0
3
y
Figura 3.10

38
Schema bloc i organigrama funcional a unui automat
de ordinul 1 sunt reprezentate n fig.3.10.
Automatele de ordinul 1 prezint o anumit autonomie
fa de evoluia intrrilor. Aceast autonomie este ns limitat
astfel nct aceste automate, dei depesc nivelul automatelor
combinaionale, nu sunt totui automate secveniale propriu-
zise i deci justific ncadrarea lor ntr-o clas separat.
Automatul de ordinul doi este automatul secvenial tipic
i se obine introducnd o reacie ntr-o structur de ordinul 1.
Aceste automate prezint o autonomie parial, la limit chiar
total, fa de evoluia intrrilor. O secven aplicat la
intrarea unui automat de ordinul doi va genera la ieire un
rspuns parial dependent de secvena de intrare i puternic
dependent de secvenele anterioare aplicate la intrare ce se
reflect prin intermediul strii prezente a automatului. Mai
mult, n paralel cu evoluia ieirilor, la aceste automate mai
ntlnim o evoluie n spaiul strilor care le confer
autonomia ce le deosebete de automatele de ordinul unu.
Schema bloc general a unui automat de ordinul doi este dat
n fig. 3.11 i ea reprezint schema tip a unui automat Mealy.
Acest automat se caracterizeaz prin faptul c funciile de
tranziie i de ieire sunt definite att pe baza strii prezente
ct i prin variabilele de intrare.

O structur particular de automat de ordinul doi
prezint automatele de tip Moore a cror schem bloc este
redat n fig. 3.12. La acest tip de automat ieirea se obine n
funcie de starea prezent:
) (x g y =
Un caz particular de automat de tip Moore este
automatul avnd schema bloc din fig.3.13 ce se caracterizeaz
prin faptul c nu este activat de variabile de intrare autentice,
AUTOMAT DE
ORDINUL 0
AUTOMAT DE
ORDINUL 1
y=g(x,u)
x
u
Figura 3.11
AUTOMAT DE
ORDINUL 0
AUTOMAT DE
ORDINUL 1
AUTOMAT DE
ORDINUL 0
y
x
u
Figura 3.12

39
evoluia dintr-o stare n alta realizndu-se pe baza unui semnal
de tact.

Automatele de ordinul doi sunt modelate fizic de ctre
circuitele basculante bistabile de tip J-K, numrtoare i
extensiile lor serie i paralel.
Automatul de ordinul trei se obine prin introducerea
unei reacii ntr-o structur de ordinul doi. Schemele bloc
pricipiale ale automatului de ordinul trei sunt prezentate n
fig.3.14 a,b,c.

Automatul din fig. 3.14a este cel mai simplu dintre
automatele de ordinul trei. El este modelat fizic de ctre
structurile realizate cu circuite basculante bistabile de tip J-K
sau cu numrtoare, n jurul crora este realizat o reacie cu
pori logice.
Automatul din fig. 3.14b conine n bucla sa de reacie
un automat de ordinul unu materializat n general printr-un
circuit de memorie.
Structura de automat de ordinul trei cea mai evoluat
este cea din fig. 3.14c. Ea este materializat prin structuri
microprogramabile n care unul din automate controleaz
activitatea celuilalt prin intermediul unui microprogram. O
structur microprogramabil constituie forma cea mai simpl a
unui procesor.
Automatele de ordinul patru (i mai mare de patru) se
pot obine introducnd o reacie ntr-o structur de ordinul
trei. Fizic ele sunt materializate de ctre sistemele
programabile.
AUTOMAT DE
ORDINUL 0
AUTOMAT DE
ORDINUL 1
y
TACT
Figura 3.13
Figura 3.14
AUTOMAT DE
ORDINUL 2
AUTOMAT DE
ORDINUL 2
y
x
1
u

1
u

2
u

c
AUTOMAT DE
ORDINUL 2
AUTOMAT DE
ORDINUL 1
y
x
1
u

1
u

2
u

b
AUTOMAT DE
ORDINUL 2
AUTOMAT DE
ORDINUL 0
y
x
1
u

1
u

2
u

a

40
Diversitatea acestora ct i evoluia lor dinamic
justific utilizarea acestei metode de clasificare deschis a
automatelor finite.

3.2 Automatul de ordinul zero. Circuite logice
combinaionale

Circuitul logic combinaional constituie modelul fizic al
automatului finit de ordinul zero. Aa cum s-a artat acest
automat este caracterizat de faptul c variabilele de ieire sunt
independente de timp, (automatul nu are n structura sa
elemente de memorie care s conin informaii legate de
evoluia n timp a intrrilor), valoarea lor fiind determinat
doar de valoarea variabilelor de intrare la momentul respectiv.
n figura 3.15 este dat schema bloc a unui circuit logic
combinaional cu n intrri i m ieiri.

Pentru acest circuit se poate scrie setul de funcii:

) , , , (
) , , , (
) , , , (
2 1
2 1 2 2
2 1 1 1
n m m
n
n
u u u f y
u u u f y
u u u f y
=
=
=

unde
m
f f f , , ,
2 1
sunt funcii logice.
Legat de realizabilitatea fizic a circuitelor logice
combinaionale se pot formula dou tipuri de probleme: de
sintez i de analiz. n continuare se vor dezvolta aceste
probleme.

3.2.1 Sinteza i analiza circuitelor logice combinaionale

Problemele de sintez ale circuitelor logice
combinaionale se definesc n modul urmtor: cunoscnd
semnalele de ieire corespunztoare diferitelor combinaii ale
semnalelor de intrare se cere s se stabileasc structura
circuitului logic combinaional.
n general, sinteza unui circuit logic combinaional
presupune parcurgerea urmtoarelor etape:
n
u
u
u
2
1

m
y
y
y
2
1

C.L.C
Figura 3.15

41
1) Pe baza enunului temei de proiectare se procedeaz
la completarea tabelului de adevr;
2) Se realizeaz minimizarea funciilor logice prin una
din metodele cunoscute;
3) Se implementeaz funciile logice obinute cu
circuite logice;
4) Se analizeaz circuitul obinut pentru a vedea dac
corespunde condiiilor impuse iniial.
n cadrul problemelor de analiz se cunoate structura
logic a circuitului combinaional i se cere s se
stabileasc valorile posibile ale semnalelor de ieire
pentru toate combinaiile posibile de valori ale
semnalelor de intrare. Problemele de analiz se
soluioneaz cutnd expresiile funciilor logice
corespunztoare semnalelor de ieire pentru ca ulterior
s se poat determina valorile acestor funcii pentru
toate combinaiile posibile de valori ale semnalelor de
intrare. Pentru a putea determina valorile acestor funcii
este necesar s se gseasc termenii canonici ai funciei.
Etapele ce trebuiesc parcurse n vederea analizei unui
circuit combinaional sunt:
1) Pe baza structurii logice a circuitului logic
combinaional se determin, din aproape n aproape
funciile logice ale semnalelor de ieire n form
normal;
2) Se dezvolt aceste funcii logice n form canonic;
3) Folosind tabelul de adevr se stabilesc valorile
funciilor corespunztoare semnalelor de ieire
pentru toate combinaiile posibile de valori ale
semnalelor de intrare;
4) O etap neobligatorie, dar uneori interesant, const
n stabilirea de expresii minimale ale funciilor
logice n form canonic. Aceast etap vizeaz
realizarea unui circuit echivalent cu circuitul
analizat, dar mai economic. Nu trebuie omis ns
faptul c n procesul de sintez au putut interveni i
alte criterii dect cel de economicitate (de ex.
funcionare fr hazard).

3.2.2 Circuite logice combinaionale sintetizate cu pori
logice
Sinteza circuitelor logice combinaionale cu pori logice
(adic cu acele circuite logice care materializeaz fizic

42
funciile logice elementare) presupune ca etap obligatorie
minimizarea funciilor logice n form normal disjunctiv sau
conjunctiv. Operaia de implementare a funciilor logice n
scheme cu pori logice constituie o problem de optimizare a
crei rezolvare depinde de experiena proiectantului n
condiiile existenei unor restricii privind: numrul de pori
logice ntr-o capsul de circuit integrat; numrul de intrri ale
fiecrei pori logice; tipul de poart logic care asigur
utilizarea numrului minim de capsule integrate; etc.
Observaie: la sinteza circuitelor logice combinaionale
cu mai multe variabile de ieire se poate obine o reducere a
numrului de pori logice folosite dac se identific termeni
comuni n expresiile funciilor de ieire.

3.2.2.1 Sinteza cu pori logice NU, SI, SAU

La baza sintezei circuitelor combinaionale cu pori
logice NU, SI, SAU st forma normal minim disjunctiv a
funciei logice, atunci cnd variabilele de intrare ale
circuitului combinaional se aplic la intrrile unor porti logice
SI, iar ierile se culeg de la ieirile unor pori logice de tip
SAU, respectiv form normal minim conjunctiv a funciei,
atunci cnd variabilele de intrare ale circuitului combinaional
se aplic la intrrile unor pori logice SAU, iar ieirile se culeg
de la ieirile unor pori logice SI. Se mai spune c circuitele
combinaionale ce implementeaz funcii logice n forma
normal disjunctiv au pe nivelul de intrare pori logice de tip
SI respectiv pe nivelul de ieire pori logice de tip SAU i
respectiv invers pentru circuitele combinaionale ce
implementeaz funcii logice n form normal conjunctiv.
Formele normale ale funciilor logice descriu structural
schema logic a circuitului ce trebuie realizat.
n practic, sinteza cu pori logice NU, SI, SAU,
dispuse pe dou nivele, ridic probleme numai atunci cnd
porile logice folosite au un numr de intrri mai mic dect cel
necesar, unele sunt ncrcate peste limita de sarcin admis,
respectiv unele ieiri nu pot realiza comanda tuturor
circuitelor care s-ar impune conform expresiei logice.
n practic sinteza cu pori logice SI, SAU, NU este
folosit arareori ntruct n familia de circuite integrate TTL,
care este familia cea mai utilizat, exist o gam restrns de
circuite integrate care implementeaz funciile logice SI,
respectiv SAU.

43
Din acelai motiv se practic sinteza utiliznd porile
logice SI-NU, respectiv SAU-NU.

3.2.2.2 Sinteza cu porti logice SI-NU, respectiv SAU-NU

Funciile logice NU, SI, SAU formeaz un sistem logic
complet ntruct orice funcie logic poate fi implementat cu
circuite care materializeaz funciile logice NU, SI, SAU.
Exist i alte sisteme logice complete, dintre acestea
mai frecvent utilizate fiind sistemele bazate pe functiile logice
SI-NU respectiv SAU-NU. Pentru a demonstra c i aceste
funcii formeaz un sistem logic complet este suficient s
demonstrm c ele pot implementa funciile logice NU, SI,
SAU.
Observaii: Dac aplicm teoremele lui De Morgan
pentru cele dou funcii logice rezult:

1) Un circuit SI-NU poate fi interpretat ca fiind compus
dintr-un circuit SI urmat de un inversor sau ca un
circuit SAU la care se aplic variabilele negate.
2) Un circuit SAU-NU poate fi interpretat ca fiind un
circuit SAU urmat de un inversor sau ca un circuit SI
la care se aplic variabilele negate.
Pornind de la aceste dou observaii, rezult
urmtoarele modaliti de implementare a funciilor
logice NU, SI, SAU cu circuite ce materializeaz fizic
funciile SI-NU, respectiv SAU-NU.
Funcia logic NU poate fi implementat cu un circuit
SI-NU dac la intrrile neutilizate se aplic semnalul logic
1, respectiv cu un circuit SAU-NU dac la intrrile
neutilizate se aplic 0 logic. De asemenea funcia NU poate
fi implementat cu oricare din aceste circuite dac varibila ce
trebuie negat se aplic la toate intrrile circuitului SI-NU,
respectiv SAU-NU (fig. 3.17).

A A
A
A
B B B
B
B A.

B A+

B A.

B A+

Figura 3.16
~ ~
a
a a
a
0 1
a f = a f =
a f =
a f =
Figura 3.17

44

Funcia logica SI poate fi implementat cu un circuit SI-
NU urmat de un inversor sau cu un circuit SAU-NU la
intrrile cruia se aplic varibilele negate (fig.3.18).
Funcia logic SAU poate fi implementat cu un circuit
SI-NU la intrrile cruia se aplic variabilele negate sau cu un
circuit SAU-NU urmate de un inversor.
Rezult deci c orice funcie logic poate fi
implementat folosind numai circuite SI-NU, respectiv SAU-
NU.
Pentru sinteza circuitelor logice combinaionale cu
circuite SI-NU se parcurg urmtoarele etape:
(a) se obine expresia minim a funciei n form
normal disjunctiv;
(b) se realizeaz o schem logic cu circuite SI-NU
plasate pe dou nivele;
(c) variabilele care apar singure n sum se aplic la
intrarea porii ce genereaz semnalul de ieire n
form complementat.

Exemplu:
c c b c b a f + + = . . . este implementat de schema din fig. 3.20:

a
a
b
b
f=a.b f=a.b
1
2
3
1
2
3
2
3
1
2
3
1
2
3
1
b a f . =

Figura 3.18
a
a
b
b
f=a+b f=a+b
Figura 3.19
1
2
3
1
2
3
1
2
3
2
3
1
2
3
1
1
2
13
12
1
2
13
12
1
2
3
Figura 3.20
c
c
f
c
b
b
a

45
Pentru sinteza circuitelor logice combinaionale cu
circuite SAU-NU se parcurg urmtoarele etape:
(a) se obine expresia minim a funciei n form
normal conjunctiv;
(b) se realizeaz o schem logic cu circuite SAU-NU
plasate pe dou nivele;
(c) variabilele care apar singure n produs se aplic la
intrarea porii ce genereaz semnalul de ieire n
form complementat.
Exemplu:
d c d c b b a f . ). )( ( + + + = este implementat de schema din
fig.3.21:

Observaie: Metodele prezentate n acest paragraf i n
paragraful precedent sunt utilizate n general pentru
implementarea funciilor logice simple. Pentru funcii mai
complicate se utilizeaz circuite integrate pe scar medie (ex.
multiplexor, decodificator) sau larg (ex. memoria), circuite
care realizeaz, n general, funcii logice bine determinate.
Pentru utilizarea lor la implementarea unor funcii logice
oarecare sunt necesare si pori logice.

3.2.3 Multiplexorul

Multiplexorul este un circuit logic combinaional,
integrat pe scar medie, obinut printr-o conexiune (extensie)
de tip serie a unor pori logice ce constituie elementul tipic de
circuit logic combinaional. Din punct de vedere funcional
multiplexorul este un selector ce conecteaz la ieire intrarea
adresat. Circuitul are n general
n
2 intrri de date i n
intrri de adres. Valoarea ieirii este determinat de valoarea
intrrii selectate prin adres.

2
3
1
1
2
13
12
1
2
12
13
5
b
a
b
d
d
f
Figura 3.21
c
c

46

INTRARI IESIRI
c b a
E
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
D
W
W
0 0 0 0
0
D * * * * * * *
0
D
0
D
0 0 1 0 *
1
D * * * * * *
1
D
1
D
0 1 0 0 * *
2
D * * * * *
2
D
2
D
0 1 1 0 * * *
3
D * * * *
3
D
3
D
1 0 0 0 * * * *
4
D * * *
4
D
4
D
1 0 1 0 * * * * *
5
D * *
5
D
5
D
1 1 0 0 * * * * * *
6
D *
6
D
6
D
1 1 1 0 * * * * * * *
7
D
7
D
7
D
* * * 1 * * * * * * * * 0 1
Figura 3.22

Sub form integrat se produc mai multe tipuri de
multiplexoare dintre care amintim multiplexorul cu 16 intrri
de date i 4 intrri de adresare, 8 intrri de date i 3 de
adresare i 4 intrri de date i 2 de adresare. n fig. 3.22 este
dat schema desfurat, schema bloc i tabelul de funcionare
7
6
5
4
3
2
1
0
D
D
D
D
D
D
D
D

E
E
W

E
2 1 0
2 2 2
E
a b c
W
1 2
1
2
4
5
6 8
1
2
12
13
5
8
8
8
9
1 2
1 2 1 2
1 2 1 2
1
2
4
5
6 8
1
2
4
5
6 8
1
2
4
5
6 8
1
2
4
5
6 8
1
2
4
5
6 8
1
2
4
5
6 8
1
2
4
5
6 8
1 2
1 2
a
b
c
W
W

W

E

0
D

1
D

0
D

2
D

3
D

4
D

7
D

5
D

6
D


47
ale multiplexorului cu 8 intrri de date, 3 intrri de adresare, o
intrare de validare a funcionrii (activ pe 0) i dou ieiri
complementare W i W .
Funcia logic pe care o implementeaz acest
multiplexor este:
7 7 6 6 5 5 4 4 3 3 2 2 1 1 0 0 7
6 5 4 3 2 1 0
. . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . .
P D P D P D P D P D P D P D P D c b a D
c b a D c b a D c b a D c b a D c b a D c b a D c b a D W
+ + + + + + + =
+ + + + + + + =
Dintre aplicaiile posibile ale circuitelor multiplexoare
amintim selecia secvenial, conversia paralel-serie a datelor
i transmisia multiplexat a informaiilor de pe mai multe linii
pe o singur linie.
Pe lng aceste aplicaii multiplexoarele pot fi utilizate
i pentru implementarea funciilor logice. Astfel cu un
multiplexor cu
n
2 intrari de date poate fi implementat orice
funcie logic de n variabile aplicnd la intrrile de date
valorile funciei, iar la intrrile de adresare cele n variabile.
De exemplu funcia de trei variabile
c b a c b a c b a c b a f . . . . . . . .
1
+ + + =
este implementat de multiplexorul din fig. 3.23.

Figura 3.24

a b c d
2
f
0
D
0 0 0 0 0
0 0 0 1 0
1
D
0 0 1 0 1
0 0 1 1 1
2
D
0 1 0 0 0
0 1 0 1 1
3
D
0 1 1 0 1
0 1 1 1 1
4
D
1 0 0 0 0
1 0 0 1 1
5
D
1 0 1 0 1
1 0 1 1 0
6
D
1 1 0 0 0
1 1 0 1 0
7
D
1 1 1 0 1
1 1 1 1 0
7
6
5
4
3
2
1
0
D
D
D
D
D
D
D
D

a b c
f
W
Figura 3.23
1
1
0
1
0
0
1
0
7
6
5
4
3
2
1
0
D
D
D
D
D
D
D
D

E
E
a b c
W
2
f
d
0
1
0
1
d
d
d

48
Un multiplexor cu
n
2 intrri de date poate implementa
i funcii de mai mult de n variabile dac se utilizeaz i
pori logice suplimentare. Pentru funcii de n+1 variabile se
aleg n variabile care se aplic la intrrile de adresare, iar a
n+1 variabil se aplic n form normal sau complementat
la unele intrri de date.
Ex. funcia
2
f definit prin tabelul i avnd
reprezentarea n figura 3.24
Observaie: Pentru a uura determinarea funciilor de
intrare din tabelul de definiie al funciei logice este
recomandabil ca variabila rezidual s fie cea mai puin
semnificativ.
n general prin utilizarea circuitelor multiplexoare se
reduce numrul variabilelor de care depinde funcia logic.
Astfel, daca funcia de implementat depinde de n variabile,
prin utilizarea unui multiplexor cu
m
2 intrari de date (m<n)
funciile care trebuiesc implementate cu pori logice depind de
n-m variabile. Implementarea funciei de n variabile se
reduce n acest fel la implementarea a
m
2 functii de n-m
variabile.
Pentru exemplificare se consider funcia
3
f de cinci
variabile la implementarea creia se folosete un multiplexor
cu 8 intrri de date (fig.3.25).

a b c d e
3
f
0 0 0 0 0 0
0
0
= D
0 0 0 0 1 0
0 0 0 1 0 0
0 0 0 1 1 0
0 0 1 0 0 1
1
1
= D
0 0 1 0 1 1
0 0 1 1 0 1
0 0 1 1 1 1
0 1 0 0 0 0
e d D .
2
=
0 1 0 0 1 0
0 1 0 1 0 0
0 1 0 1 1 1
0 1 1 0 0 0
e d D + =
3

0 1 1 0 1 1
0 1 1 1 0 1
0 1 1 1 1 1
1 0 0 0 0 0
e d D =
4

1 0 0 0 1 1
1 0 0 1 0 1
1 0 0 1 1 0
7
6
5
4
3
2
1
0
D
D
D
D
D
D
D
D

E
E
c b a
W
0
1
e
e
d
d
3
f
1
2
3
1
2
3
1
2
3
1
2
3
e
d
e
d
e
d

49
1 0 1 0 0 1
e d D .
5
=
1 0 1 0 1 1
1 0 1 1 0 1
1 0 1 1 1 0
1 1 0 0 0 0
e D =
6

1 1 0 0 1 1
1 1 0 1 0 0
1 1 0 1 1 1
1 1 1 0 0 1
d D =
7

1 1 1 0 1 1
1 1 1 1 0 0
1 1 1 1 1 0

3.2.4 Decodificatorul si demultiplexorul

Decodificatorul este un circuit logic combinational,
integrat pe scar medie, obinut printr-o extensie de tip paralel
a unor pori logice i are n intrri de adresare i
n
2 iesiri.
Din punct de vedere funcional decodificatorul activeaz una
din cele
n
2 ieiri ale sale, funcie de codul aplicat la cele n
intrri.
Din punct de vedere constructiv se produc mai multe
tipuri de circuite decodificatoare dintre care amintim
decoficatorul zecimal cu 4 intrri i 10 ieiri, decodificatorul
binar dublu cu patru ieiri i dou intrri de adresare comune,
decodificatorul binar cu 16 ieiri, decodificator pentru
comanda dispozitivelor de afisaj cu 7 segmente. n fig. 3.26
este dat schema desfurat, schema bloc i tabelul de
funcionare ale decodificatorului binar cu 3 intrri i 8 ieiri.

Figura 3.25

INTRARI IESIRI

a b c
0
P

1
P

2
P

3
P

4
P

5
P

6
P

7
P

0 0 0 0 1 1 1 1 1 1 1
0 0 1 1 0 1 1 1 1 1 1
0 1 0 1 1 0 1 1 1 1 1
0 1 1 1 1 1 0 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
1 0 1 1 1 1 1 1 0 1 1
1 1 0 1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 1 0

0
P
1
P
2
P
3
P
4
P
5
P
6
P
7
P
0
1
2
2
2
2

a
b
c
0

1

2

3

4

5

6

7

50

Circuitul decodificator din fig.3.26 se transform n circuit
demultiplexor dac schema se completeaz cu traseele cu linie
ntrerupt.
Din punct de vedere funcional demultiplexorul asigur
transmiterea semnalului aplicat la intrarea sa prin una din cele
n
2 ieiri, ieire selectat prin codul aplicat la cele n intrri
de adresare.
Tabelul de funcionare i schema bloc ale
demultiplexorului a crui schem logic desfurat este dat
n fig. 3.26 (inclusiv traseul cu linie intrerupta) sunt prezentate
in fig.3.27.

INTRARI IESIRI
a b c
D
0 1 2 3 4 5 6 7
0 0 0 0 0 1 1 1 1 1 1 1
0 0 1 0 1 0 1 1 1 1 1 1
0 1 0 0 1 1 0 1 1 1 1 1
0 1 1 0 1 1 1 0 1 1 1 1
1 0 0 0 1 1 1 1 0 1 1 1
0
1
2
3
4
5
6
7
a b c
Figura 3.27
D
1
2
4
5
6
1 2 1 2
1 2 1 2
1 2 1 2
1 2
1
2
4
5
6
1
2
4
5
6
1
2
4
5
6
1
2
4
5
6
1
2
4
5
6
1
2
4
5
6
1
2
4
5
6
c
b
D
a
Figura 3.26
abc P =
7

c ab P =
6

c b a P =
5

c b a P =
4

bc a P =
3

c b a P =
2

c b a P =
1

c b a P =
0


51
1 0 1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 1 1 0 1
1 1 1 0 1 1 1 1 1 1 1 0
* * * 1 1 1 1 1 1 1 1 1

Din tabel se observ c demultiplexorul funcioneaz ca
un decodificator cu 8 ieiri dac la intrarea de date D se aplic
semnal logic zero, deci practic un demultiplexor poate fi
folosit ca decodificator. Si reciproca este valabil, adic un
decodificator poate fi utilizat ca demultiplexor. n cazul de
fa, decodificatorul din fig. 3.26 poate fi utilizat ca
demultiplexor cu patru ieiri (primele patru) dac intrarea cu
ponderea cea mai mare se consider ca fiind intrare de date.
Multiplexorul i demultiplexorul pot fi utilizate pentru
transmiterea mai multor semnale pe o singur linie.
Circuitele decodificatoare sunt foarte utile la
implementarea sistemelor de funcii. Exemplu: s se
sintetizeze un circuit logic combinaional care s fac
conversia din cod binar natural n cod Gray de trei variabile
folosind un circuit decodificator cu 8 ieiri.

a b c
1
f
2
f
3
f
0
P
0 0 0 0 0 0
1
P 0 0 1 0 0 1
2
P 0 1 0 0 1 1
3
P
0 1 1 0 1 0
4
P 1 0 0 1 1 0
5
P
1 0 1 1 1 1
6
P
1 1 0 1 0 1
7
P
1 1 1 1 0 0

6 5 2 1 3
5 4 3 2 2
7 6 5 4 1
P P P P f
P P P P f
P P P P f
+ + + =
+ + + =
+ + + =

1
2
4
5
6
1
2
4
5
6
1
2
4
5
6
7
6
5
4
3
2
1
0
P
P
P
P
P
P
P
P

2
2
1
2
1
2
0
2
1
f
3
f
2
f
Figura 3.28
DEC
c
b
a

52
3.2.5 Memoria fix ROM

Memoriile fixe ROM sunt circuite integrate pe scar
larg avnd schema bloc din fig. 3.29 i fiind organizate sub
forma unor cuvinte (n cazul nostru
n
2 ) de lungime dat
(pentru fig. 3.29 lungimea dat este m biti).

Memoria fix are n intrri de adresare, o intrare (sau
mai multe) de validare ( CS ) i m ieiri de date. Fiecare
cuvnt al memoriei este selectat printr-o combinaie unic de
valori ale variabilelor de adresare.
Cu o memorie fix poate fi implementat un sistem de
funcii logice caz n care variabilele se aplic la intrrile de
adresare ale memoriei, iar valoarea funciilor logice este
obinut la ieirile memoriei. De menionat c fiecare funcie
logic este dat de un bit de la ieire.
Din punct de vedere logic o memorie cu capacitatea de
n
2 cifre binare este un selector cu n intrri de adresare i
n
2
intrri de date reprezentate de celulele memoriei (fig.3.30).
Aa cum s-a artat i la prezentarea multiplexorului, o astfel
de structur realizeaz o funcie logic de variabilele de
adresare, funcie ale crei valori sunt specificate de intrrile de
date ale multiplexorului care, n cazul de fa, sunt impuse de
coninutul celulelor de memorie.

2
2
1
1
n
m
1
2
n
2
CS
D
E
C.

A
D
R.
MATRICE
MEMORIE
CU
n
2 LINII
(CUVINTE) SI
n COLOANE
Figura 3.29
Y
1 2 n
Figura 3.30
MUX.
CELULELE
MEMORIEI
1
D
0
D
n
D
2


53
Considernd de exemplu o funcie logic de trei
variabile a, b, c, avnd tabelul de adevr prezentat n tab.3.3,
implementarea ei se poate face cu ajutorul unei memorii avnd
capacitatea de memorare de opt cifre binare la intrrile de
adresare ale creia se aplic cele trei variabile: a, b i c si n
care s-a nscris, la fiecare adres, valoarea funciei
corespunztoare produsului logic standard ce corespunde
adresei respective (fig.3.31).

a b c f
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
Tabelul 3.3
1
2
12
13
5
8
8
8
9
1
2
3
1
2
3
1
2
3
1
2
3
1
2
3
1
2
3
1
2
3
1
2
3
f
0
P
0
0
0
0
1
1
1
1
CELULE
MEMORIE
0
2
1
2
2
2
1
P
2
P
3
P
4
P
5
P
6
P
7
P
D
E
C
O
D
I
F
I
C
A
T
O
R
Figura 3.31
b
a
c

54

Figura 3.32
a b c
1
f
2
f
3
f
4
f
0 0 0 0 1 0 1
0 0 1 0 0 1 1
0 1 0 0 1 1 1
0 1 1 1 0 0 0
1 0 0 1 1 0 0
1 0 1 0 0 1 0
1 1 0 0 1 1 1
1 1 1 1 1 0 0
Tabelul 3.4

55
n cazul n care se urmrete implementarea unui sistem
de funcii logice se multiplic numrul celulelor de memorie
ce sunt adresate de aceeai ieire a decodificatorului de adres.
De exemplu n cazul n care se urmrete implementarea unui
sistem de patru funcii logice de trei variabile (tab.3.4) celulele
de memorie se dispun matricial astfel ca o ieire a
decodificatorului s conduc la citirea a patru celule
simultan.
De remarcat c n cazul implementrii funciilor logice
cu ajutorul memoriilor problema minimizrii acestora se pune
doar n unele cazuri speciale, ce vor fi enumerate, deoarece, n
mod obinuit, n memorie se introduce chiar tabelul de
definiie al funciei.
Observaie: La implementarea funciilor logice cu
memorii fixe nu are importan complexitatea funciei.
Structura memoriei ce trebuie folosit este dat de numarul de
variabile i numrul de funcii. Rezult deci c implementarea
cu memorii fixe este recomandabil atunci cnd funciile sunt
complicate.
Problema care se pune la implementarea unui sistem de
funcii cu o memorie fix este aceea de a folosi o memorie ct
mai mic. Se cere deci s se reduc pe ct posibil numrul
variabilelor i numrul funciilor.
Reducerea numrului variabilelor de intrare este
deosebit de important deoarece capacitatea memoriei ce
trebuie utilizat se dubleaz pentru fiecare variabil de intrare.
O metod posibil de reducere a numrului de variabile const
n codificarea acestora. De exemplu 16 variabile independente
ce nu se pot modifica simultan pot fi codificate cu patru
variabile binare.
n mod similar numrul funciilor implementate cu o
memorie fix poate fi redus dac se folosete un decodificator
extern care s decodifice funciile cerute din ieirile memoriei.

3.2.6 Structuri logice programabile

Structurile logice programabile sunt circuite logice
combinaionale capabile s implementeze funcii logice
exprimate n form normal disjunctiv. Structurile
programabile conin dou matrici: o matrice de pori SI care
decodific adresa i o matrice de pori SAU care genereaz
funciile logice (un SAU logic ntre adresele pentru care
funcia ia valoarea logic 1).

56
Schema logic de principiu a unei structuri logice
programabile cu 16 intrri i 8 ieiri avnd o matrice cu 48 de
pori SI cu cte 32 de intrri i o matrice cu 8 pori SAU cu
cte 48 de intrri este prezentata n fig. 3.33.
Structurile logice programabile se clasifica in:
a) structuri PLA atunci cand sunt programate la
fabricatie prin procedee de mascare;
b) structuri FPLA in cazul in care pot fi programate de
catre utilizator.
Structurile logice programabile rezolv problema
codificrii variabilelor de intrare, care a fost ridicat n cazul
implementrii funciilor logice cu memorii fixe, facilitnd
astfel implementarea unor funcii logice de un numr foarte
mare de variabile. Astfel, spre deosebire de memorii unde se
decodific toate adresele posibile, n cazul structurilor
programabile sunt decodificate numai adresele utilizate
(produsele logice pentru care funcia ia valoarea logic 1).
Adresele utilizate sunt specificate n formularul de
programare. Pentru exemplificare, n tabelul 3.5 i n fig. 3.34
sunt date formularul de programare i schema logic
simplificat a unei structuri logice cu 4 intrri i 4 ieiri care
realizeaz conversia din cod zecimal codificat binar n cod
Gray.

1
2
3
1 2
1
2
3
1 2
1 2
1 2 4 5
6
8 9 1 2 4 5
6
8 9
Figura 3.33
8 SAU X 48
INTRARI
MATRICE
SAU
MATRICE SI
48 SI X 32 INTRARI
CONEXIUNI
PROGRAMABILE
MATRICE 8X48
CONEXIUNI PROGRAMABILE
matricea de decodificare a adreselor: 48 adrese X 16 variabile
0
u
1
u
15
u
7
f
0
f

57

Structura are n componena sa o matrice cu 9 porti SI a
cte 8 intrri i 4 pori SAU cu cte 9 intrri. Cele patru funcii
3 2 1
, , f f f si
4
f se obin ca sume de produse logice.
La implementarea funciilor logice cu structuri
programabile se pot folosi toate metodele de minimizare
cunoscute. n practic ns minimizarea nu este necesar dect
atunci cnd, n form canonic, numrul de produse logice
standard este mai mare decat numrul adreselor disponibile n
structura programabil. Minimizarea are sens numai n cazul
1 2
2
3
2 3
2 3
2 3
2 3
2
3
2
3
2
3
2
3
2
3
2
3
2
3
2
3
1 2
1 2
1 2
b
a
c
d
Figura 3.34
4
f

3
f

2
f

1
f

NR.
ADRESA
INTRARI IESIRI
a b c d
1
f
2
f
3
f
4
f
1 0 0 0 0 0 0 0 0
2 0 0 0 1 0 0 0 1
3 0 0 1 0 0 0 1 1
4 0 0 1 1 0 0 1 0
5 0 1 0 0 0 1 1 0
6 0 1 0 1 0 1 1 1
7 0 1 1 0 0 1 0 1
8 0 1 1 1 0 1 0 0
9 1 0 0 0 1 1 0 0
10 1 0 0 1 1 1 0 1
Tabelul 3.5

58
n care se reuete implementarea funciilor logice cerute cu o
structur programabil de dimensiuni mai mici, avnd n
vedere c aceste structuri se produc n variante care difer prin
numrul de intrri, numrul de ieiri i numrul de adrese
(cuvinte). Cum, pentru o aplicaie dat, numrul de intrri i
de ieiri este dat, rezult c reducerea ce se poate obine
vizeaz numrul adreselor.
Pentru exemplul dat, cel al unui convertor din cod
zecimal codificat binar n cod Gray se obine urmtorul
formular de programare i structura din fig. 3.35.

S-a obinut o structur cu 6 adrese. Mai trebuie
menionat i faptul c dac pentru implementare s-ar fi folosit
o memorie fix, ar fi fost utilizate 16 adrese corespunztoare
celor 16 combinaii posibil de realizat cu cele patru variabile
de intrare.

NR.
ADRESA
INTRARI IESIRI
a b c d
1
f
2
f
3
f
4
f
1 1 * * * 1 1 0 0
2 * 1 * * 0 1 0 0
3 * 1 0 * 0 1 1 0
4 * 0 1 * 0 0 1 0
5 * * 1 0 0 0 0 1
6 * * 0 1 0 0 0 1
Tabelul 3.6
d c d c f
c b c b f
b a f
a f
. .
. .
4
3
2
1
+ =
+ =
+ =
=

2
3
2
3
2 3
2 3
1 2
1 2
2 3
2 3
1 2
2
3
2
3
1 2
2
3
2
3
Figura 3.35
4
f

3
f

2
f

1
f

b
a
c
d

59
3.2.7 Aplicaii ale circuitelor logice combinaionale.
Sumatorul

Sumatorul se definete ca fiind circuitul logic
combinaional care asigur, direct sau indirect, efectuarea
nsumrii a dou numere binare innd cont de un eventual
transport iniial. n fig. 3.39 este prezentat modul de
reprezentare a unui sumator pe n bii care ine cont de un
eventual transport iniial
i
T i genereaz, dac este cazul, un
transport final
f
T .

Circuitul logic combinaional care asigur, direct sau indirect,
nsumarea a dou numere binare cu cte un bit fr a lua n
considerare transportul de la bitul cu ponderea imediat
inferioar este denumit semisumator. Tabelul de adevr al
unui semisumator la intrarea cruia se aplic dou numere
binare de cte un bit,
0
a i respectiv
0
b , este prezentat n
tab.3.7.

SUMATOR
1 n
a
1 n
b
1
b
0
b
0
a
1
a
1 n
S
1
S
0
S
f
T
i
T
Figura 3.39
INTRARI IESIRI
0
a
0
b
0
S
1
T
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
Tabelul 3.7
1
2
3
1
2
3
0
a
0
b
0
S
1
T
a
1
2 E
0
a
0
b
0
S
1
T
b
Figura 3.40
E
n
b
n
a
n
T
n
S
1 + n
T
1
2
3
1
2 E
1
2 E
n
b
n
a
'
n
S
'
1 + n
T
n
S
"
1 + n
T
1 + n
T
n
T
Figura 3.41

60

Din tabel rezult urmtoarele expresii pentru variabilele
de ieire sum (
0
S ) i transport ctre bitul de rang imediat
superior
1
T

0 0 1
0 0 0 0 0 0 0
.
. .
b a T
b a b a b a S
=
= + =
(3.1)
expresii ce sunt implementate de schema logic din fig.3.40a.
Reprezentarea simbolic a acestei scheme este redat n
fig.3.40b.
n principiu, sumatorul complet pentru un bit oarecare
de rangul n se poate realiza utiliznd dou semisumatoare
conform schemei din fig.3.41, unde cu
n
T s-a notat transportul
de la bitul de rang imediat inferior, iar cu
1 + n
T transportul ctre
bitul de rang imediat superior. Primul semisumator efectueaz
o sum parial
'
n
S i un transport partial
'
1 + n
T n timp ce al
doilea, innd cont de transportul
n
T , genereaz suma
n
S i
transportul
"
1 + n
T . De remarcat c
'
1 + n
T si
"
1 + n
T nu pot fi simultan
egale cu 1.

n
T
n
a
n
b
n
S
1 + n
T
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Tabelul 3.8
0 1 0 1
1 0 1 0

0 0 1 0
0 1 1 1

n
b
n
b
n
a
n
a
n
T
n
T
n
S
1 + n
T
n n n n n n n
n n n n n n n n n n n n n
T a b a T b T
T b a T b a T b a T b a S
+ + =
+ + + =
+1

Figura 3.42
Figura 3.43
1
2
1
2
1
2
13
12
1
2
13
12
1
2
13
12
1
2
13
12
1
2
3
1
2
3
1
2
3
1
2
3
1
2
3 8
1
2
n
a

n
a

n
T

n
T

n
b

n
b

1 + n
T

n
S


61
n practic ns nu se folosete aceast soluie, ci se pleac de
la tabelul de adevr al unui sumator, expresiile variabilelor de
iesire minimizndu-se cu una din metodele cunoscute (tabelul
3.8).

Schemele combinaionale care implementeaz acest
sumator sunt date n fig.3.43.n figura 3.44 este dat schema
unui sumator multibit obinut prin interconectarea mai multor
sumatoare. Propagarea transportului este de tip serie.

3.3. Automatele de ordinul 1

Conform principiilor de clasificare definite n
paragraful 3.1.2 trecerea de la un automat de ordinul zero la
un automat de ordinul 1 se poate face prin introducerea unei
reacii negative. Exemplul cel mai simplu de automat de
ordinul 1 l constituie structura din fig. 3.45a i ea corespunde
unui circuit basculant bistabil asincron de tip RS care este cel
mai simplu automat de ordinul 1. Extensia din fig. 3.45b
constituie structura tot a unui automat de ordinul 1 i ea poate
fi materializat fizic de circuitul basculant bistabil RS
sincronizat.

Indiferent de circuitele care implementeaz un automat
de ordinul 1 acesta posed un comportament parial
independent de semnalele aplicate la intrare datorit reaciei
negative introduse. Autonomia datorat conexiunii cu reacie
face c ieirile unui astfel de circuit s nu mai urmreasc
fidel toate variaiile semnalelor de intrare astfel c numai un
set limitat de comenzi va determina modificarea semnalelor de
Figura 3.44
1 + n
T

n
T
n
S

n
b

n
a

4
T

E
3
S

3
b

3
a

1 + n
T

n
T
n
S

n
b

n
a

3
T

E
2
S

2
b

2
a

1 + n
T

n
T
n
S

n
b

n
a

1
T

E
0
S

0
b

0
a

1 + n
T

n
T
n
S

n
b

n
a

2
T

E
1
S

1
b

1
a

0
T

AUTOMAT DE
ORDINUL 0
AUTOMAT DE
ORDINUL 0
AUTOMAT DE
ORDINUL 0
u u
y y
x x
Figura 3.45a Figura 3.45b

62
la ieire. Existena unui set limitat de comenzi face c circuitul
care implementeaz automatul de ordinul 1 s poata fi
interpretat c un element de memorare (de zvorre->latch)
numai a anumitor evenimente.

3.3.1. Circuitul basculant bistabil RS (latch-ul)

Circuitul basculant bistabil RS nesincronizat (sau
asincron) constituie cel mai simplu element de memorare.
Poate fi implementat de ctre dou pori SI-NU interconectate
c n fig. 3.46, caz n care funcionarea lui decurge conform
tabelului 3.9.

Cele dou intrri ale circuitului, R i S , sunt active
cnd la ele se aplic semnalul 0 logic. Prin convenie se
consider c circuitul basculant bistabil este n starea 1 logic
cnd la ieirea Q avem nivel logic 1. Dac Q=1 atunci la
ieirea complementar Q vom avea nivel logic 0.
nscrierea unui semnal 1 logic n circuitul basculant
bistabil (aducerea bistabilului n starea 1) se face prin
aplicarea unui semnal 0 logic la intrarea de nscriere S (set).
tergerea bistabilului, adic aducerea lui n starea 0, se face
prin aplicarea unui semnal 0 logic la intrarea de tergere R
(reset). n tabelul 3.9 s-a notat cu Q(t) starea prezent i cu
Q(t+t) starea dup o ntrziere t, ntrziere egal cu timpul
necesar pentru propagarea semnalului de la intrare la ieire.
Observaie: la circuitul basculant bistabil RS
nesincronizat avnd schema din fig. 3.46 nu se admite
activarea simultan a semnalelor de nscriere i de tergere
ntruct, dac se foreaz pe 0 logic pe ambele intrri, atunci
ambele ieiri, Q i Q vor avea valoarea 1 logic, situaie
neadmis ntruct ieirile Q i Q trebuie s fie complementare
(circuitul este bi-stabil).
De reinut c un circuit basculant bistabil RS
nesincronizat se poate obine i dac n structura din fig. 3.46
S
Q(t)
R
Q(t+t)
1 0 * 0
0 0 1 1
1 1 0 0
* 1 1 1
Tabelul 3.9
1 2
3
1 2
3
Q Q
R
S
Figura 3.46

63
se nlocuiesc porile SI-NU cu pori SAU-NU, singura
deosebire constnd n faptul c intrrile R i S sunt active n
acest caz cnd se aplic semnal logic 1 i c, similar cu
structura din figura 3.46 nu se admite comanda simultan a
intrrilor R i S.
Din analiza funcionrii circuitului basculant bistabil
(CBB) RS asincron rezult c, dei prin intrrile R i S poate fi
controlat modul su de functionare, momentul funcionrii,
adic momentul la care au loc tranziiile de stare, nu poate fi
controlat, ceea ce reprezint un inconvenient destul de mare
pentru majoritatea sistemelor discrete de conducere ce
utilizeaz CBB RS asincrone.
Dezavantajul poate fi nlturat prin modificarea schemei
din fig. 3.46 dup modelul structurii din fig. 3.45b obinndu-
se astfel CBB RS sincronizat (fig. 3.47).n cazul acestui CBB,
dac semnalul CLK=0, activarea semnalelor R i S nu se face
simit la intrrile latch-ului propriu-zis care este realizat cu
porile 3 i 4. Dac ns semnalul CLK=1 atunci intrrile R i
S acioneaz asupra intrrilor latch-ului propriu-zis n mod
similar intrrilor R i S din fig. 3.46. Rezult deci c
semnalul CLK (clock) marcheaz momentele n care intrrile
R i S pot modifica starea CBB.

Soluia prezentat este ns numai parial eficient din
punctul de vedere al controlului momentului tranziiilor de
stare ntruct, dac pe durata CLK=1 intrrile R i S i
modific n mod adecvat valoarea, momentul tranziiei de
CLK
D
n
Q
1 + n
Q
1 0 0 0
1 1 0 1
1 0 1 0
1 1 1 1
0 *
n
Q
n
Q
Tabelul 3.10
1
2
3
1
2
3
1
2
3
1
2
3
1 2 Q
D
Q
CLK
Figura 3.48
1
2
3
1
2
3
1
2
3
1
2
3
Q

S
R
Q
CLK
Figura 3.47

64
stare depinde nc i de semnalele R i S. O rezolvare a acestei
deficiene const n impunerea de restricii privind momentul
modificrii intrrilor R i S (nu cnd CLK=1) sau prin
utilizarea structurilor de tip master-slave ce vor fi prezentate
ulterior.
O alt restricie, ce a fost menionat deja, n
functionarea CBB de tip RS const n interdicia ca intrrile R
i S s fie comandate simultan. Soluionarea const n
utilizarea unor latch-uri de tip D a cror structur este dat n
fig. 3.48, iar funcionarea lor este reflectat n tab. 3.10. Acest
tip de bistabil nu permite intrrilor R i S s aib simultan
aceeai valoare, dar menine restricia ca intrarea D s nu fie
comandat pe palierul activ al semnalului de sincronizare
CLK.

3.3.2 Memoria RAM

Structura logic a unei memorii RAM (random access
memory), memorie cu acces aleator, se obine dac celor dou
nivele ale circuitului bistabil adresabil, nivelul de decodificare
i nivelul de memorare, li se adaug un al treilea nivel i
anume, nivelul de multiplexare (fig. 3.49). Schema din
fig.3.49 pune n eviden modul de funcionare a unui circuit
de memorie avnd capacitatea de
n
2 biti. Schemele logice
concrete ale acestor circuite conin o serie de optimizri ale
nivelului de decodificare i a celui de multiplexare.

Modul de funcionare al circuitului de memorie avnd
schema din fig. 3.49 este urmtorul: decodificatorul selecteaz
celula de memorie n care se va nscrie informaia binar
aplicat la intrarea DINP, iar multiplexorul permite selectarea
oricrui bistabil la ieirea DOUT. Circuitele decodificator i
1
2
CELULE DE
MEMORARE
DECODIFICATOR
MULTIPLEXOR
ADRES
DINP
DOUT
n
n
2
n
2
WE
E
E
Figura 3.49

65
multiplexor sunt adresate cu acelai cod binar denumit adresa
locaiei de memorie.
n afara intrrilor de adresare, intrare date DINP i ieire
date DOUT, un circuit de memorie RAM mai are n mod uzual
nc dou intrri i anume:
- WE (write enable) a crui valoare condiioneaz
ciclul de scriere sau citire n/din memorie;
- CS care permite selectarea circuitului de memorie.

3.3.3 Principiul master-slave

Circuitul basculant bistabil adresabil i memoria RAM
reprezint extensii de tip paralel ale circuitului basculant
bistabil RS care este elementul tipic pentru automatele de
ordinul 1. Aa cum s-a precizat deja o deficien a acestor
structuri o constituie imposibilitatea controlului eficient a
momentului n care au loc tranziiile de stare. Aceast
deficien poate fi nlturat prin utilizarea structurilor master-
slave (fig. 3.50) care constituie extensii de tip serie ale
structurilor tip.

Conectarea n serie a celor dou latch-uri, M(master) i
S(slave) are drept consecin modificarea ieirilor Q i Q pe
frontul cztor (negativ) al impulsului de sincronizare,
fenomen ce rezult n urma analizrii funcionrii schemei din
fig. 3.50.
Astfel dac semnalul CLK=1, bistabilul M poate s
comute, funcie binenteles de semnalele logice aplicate la
intrrile R i S pe toat durata palierului acestui semnal. n
acest interval de timp ns bistabilul S este blocat (nu-i poate
modifica starea) deoarece semnalul 0 =
S
CLK . n momentul
tranziiei negative a semnalului CLK bistabilul M se
blocheaz ( 0 =
M
CLK ) i se deschide accesul la bistabilul S
( 1 =
S
CLK ), adic bistabilul S poate s-i modifice starea (s
basculeze) funcie de ieirile bistabilului M. Pe toat durata
M
Q
M
R
M
Q
M
S
M
M
Q
M
R
M
Q
M
S
S
1 2
S
R
CLK
Q
Figura 3.50
S
CLK
M
CLK
Q

66
ct CLK=0 starea bistabilului S nu se va mai putea modifica
ntruct ieirile bistabilului M sunt stabile ( 0 =
M
CLK ). n
concluzie, modificarea ieirilor Q i Q nu se poate produce
dect pe frontul negativ al impulsului de sincronizare n
conformitate cu valoarea anterioar a semnalelor R i S.
Comutarea se produce astfel la un moment de timp strict
determinat de semnalul CLK (fig. 3.51).

ntr-un mod similar poate fi realizat i o structur master-
slave ce comut pe frontul pozitiv (cresctor) al semnalului de
sincronizare.
Dac n structura din fig. 3.50 se introduce o poart NU
care s realizeze dependena S R = atunci se obine un circuit
bistabil de tip D (fig. 3.52) a crui funcionare este prezentat
n tabelul 3.11 n care prin
n
Q s-a notat starea bistabilului
dup n impulsuri de sincronizare, iar cu
1 + n
Q starea
bistabilului D dup n+1 impulsuri de sincronizare.

De remarcat c bistabilul de tip D ce funcioneaz dup
principiul master-slave comut pe frontul impulsului de
sincronizare n timp ce bistabilul D prezentat n paragraful
3.3.1 (fig. 3.48) poate comuta pe toat durata cnd CLK=1.

D n
Q
1 + n
Q
0
n
Q
0
1
n
Q
1
0 logic
1 logic
CLC
t
3
t
1
t
2
t
4
t
Figura 3.51
t
1
. Se izoleaz bist. M de bist. S
t
2
.Sunt validate datele de la intrrile lui M
t
3
.Sunt invalidate intrrile de date
t
4
.Se transfer datele din M n S i se
modific ieirile Q i Q

1
2
S Q
R
D
CLK
Figura 3.52
Q
D Q
CLK
Q
Tabelul 3.11

67
3.3.4 Registrul
3.3.4.1 Registrul serie

Un CBB master-slave, care este o extensie de tip serie a
elementului tipic pentru automatul de ordinul 1, latch-ul, poate
fi extins la rndul su prin conectare n cascad (serie)
formnd o structur cu un numr par de latch-uri ce poart
denumirea de registru de deplasare serie. Utiliznd CBB de tip
master-slave poate fi realizat i o extensie serie-paralel
cunoscut sub denumirea de registru paralel de stocare. De
asemenea se pot concepe i structuri n care, prin modul n
care sunt interconectate CBB de tip D cu ajutorul unor reele
combinaionale, s se poat obine att registre serie, ct i
paralel, cu funcionarea controlat de intrri de selecie.
n fig. 3.53 este reprezentat un registru de deplasare
serie realizat prin interconectarea a patru bistabile de tip D.

0
D

Datorit modului n care au fost interconectate cele
patru bistabile i a faptului c aplicarea semnalului de
sincronizare se face simultan, modul de comutare al registrului
poate fi descris astfel:

1 1
3 3 2
1
2 2 1
1
1 0
1
0 0
; ; ;
+ + + + +
= = = = = = = =
n n n n n n n n n n n n
DOUT Q D Q Q D Q D Q Q D DINP
(3.2)

de unde rezult c
4
=
n n
DINP DOUT .

3.3.4.2 Registrul paralel

Registrul paralel de stocare constituie o extensie de tip
serie-paralel a latch-ului elementar i este o structur realizat
cu bistabile de tip D acionate sincron, conform schemei din
fig. 3.54.

0
CLK
0
Q
1
CLK
1
Q
1
D
2
CLK
2
Q
2
D
3
CLK
3
Q
3
D
DINP
DOUT
CLK
Figura 3.53

68

Funcia principal a unui astfel de registru ntr-un
sistem numeric de prelucrare a informaiilor const n stocarea
temporar a unor informaii binare care devin astfel mai uor
accesibile. Registrul constituie astfel memoria zonelor de
vitez maxim n sistemele numerice de prelucrare a
informaiilor.

3.3.4.3 Registrul serie-paralel

Registrele serie i paralel sunt utilizabile doar n
sistemele de conducere n care transferul datelor este de tip
serie, respectiv paralel. Exist ns multe situaii n care, la
nivelul sistemelor de conducere, se impune modificarea
modului de transfer a datelor de la transferul serie la transferul
paralel sau invers. Aceasta este cauza care a condus la apariia
unui nou tip de registru, aa numitul registru serie-paralel.

CLK D
Q
CLK
Figura 3.54
0
Q
0
I
CLK D
Q
1
Q
1
I
CLK D
Q
n
Q
n
I
1 2
3
1 2
3
1 2
3
1 2
3
1 2
3
1 2
3
1 2
3
1 2
3
1 2
3
1 2
3
1 2
3
1 2
3
1 2
D
Q CLK
D
Q CLK
D
Q CLK
D
Q CLK
CLK
DIN
P
(DOUT
) Figura 3.55
P S /
0
Q
0
I
1
I
2
I
3
I
1
Q
2
Q
3
Q

69

Bistabilele de tip D din componena unui astfel de
registru trebuie s poat primi date de la:
a) bistabilele de tip D anterioare, n cazul transferului
serie;
b) din exteriorul registrului, n caz de transfer paralel.
Pentru aceasta registrul serie-paralel trebuie s conin
o zon combinaional care s selecteze sursa de date pentru
bistabilele interne n funcie de valoarea unui semnal de
comand ce selecteaz modul de lucru al registrului.
n fig.3.55 este prezentat schema unui registru serie-
paralel pe patru bii.
Structura combinaional de pe intrrile
i
D ale
bistabilelor ndeplinete funcia unui multiplexor cu dou
intrri de date (
1 i
Q i
i
I ) i o intrare de adresare S/P. Astfel
dac S/P=1 registrul realizeaz o deplasare serie a datelor de
la intrare (DINP) spre ieire (DOUT). Dac S/P=0, atunci este
deschis accesul datelor
3 2 1 0
, , , I I I I la intrrile de date ale
bistabilelor i primul impuls de tact va realiza ncrcarea
paralel a registrului.
Interconectarea a dou registre serie-paralel pe patru bii
conform schemei din fig. 3.56 conduce la obinerea unui
registru serie-paralel pe 8 bii.

Un astfel de registru poate fi utilizat la conversia serie-
paralel sau paralel-serie a unor cuvinte pe 8 bii ntr-un sistem
de conducere.
Conversia paralel-serie se poate realiza prin aplicarea la
intrarea de tact a registrului aflat n regim de funcionare serie
(S/P=1), a 8 impulsuri de tact, dup ce n prealabil informaia
ce se dorete a fi serializat a fost ncrcat n registru n
regimul S/P=0.

0
I
1
I
2
I
3
I
P S /
P S /
0
Q
0
Q
1
Q
1
Q
2
Q
2
Q
3
Q
3
Q
0
I
1
I
2
I
3
I
CLK
DINP
P S /
0
I
1
I
2
I
3
I
P S /
P S /
4
Q
0
Q
1
Q
5
Q
6
Q
2
Q
7
Q
3
Q
4
I
5
I
6
I
7
I
CLK
DINP
CLK
DINP
Figura 3.56

70
3.4 Automatele de ordinul 2. Automatele
elementare

Structurile logice ce implementeaz automatele de
ordinul 2 se caracterizeaz printr-o autonomie parial, la
limit total, n raport cu evoluia intrrilor. O secven binar
aplicat la intrarea unei astfel de structuri va genera la ieire
un rspuns parial dependent de aceasta i puternic influenat
de secvenele anterioare prin starea n care s-a aflat structura
logic la nceputul secvenei. La aceste circuite n paralel cu
evoluia ieirilor are loc i o evoluie n spaiul strilor ce
confer circuitelor autonomie sporit.
Structurri ulterioare vor oferi proprieti mai complexe
sistemelor numerice, dar toate vor fi marcate de autonomia
conferit de evoluia n spaiul strilor.
Schema de principiu cea mai simpl a unui automat de
ordinul doi, numit i automat elementar, este dat n fig. 3.57
n care:

- R este un registru, adic un automat de ordinul 1,
denumit n mod uzual registru de stare.
- CLC este un circuit logic combinaional ce
calculeaz funciile f i g.
- U, Y, X mulimile mrimilor de intrare, ieire i
stare cu semnificaiile definite n paragraful 3.1.1.

3.4.1. Circuitul basculant bistabil de tip T

Structura logic cea mai simpl care materializeaz fizic
un automat de ordinul 2 este aceea la care dimensiunile
mulimilor U, X i Y sunt minime. ntruct evoluia n spaiul
strilor este o caracteristic a automatelor de ordinul 2 rezult
c mulimea X va trebui s aib cel puin dou elemente.
Mulimea U poate avea un singur element sau dou elemente.
n primul caz avem ns un generator pur, n timp ce, n al
C.L.C.
R
Y
U
X
Figura 3.57

71
doilea caz, se poate vorbi de un control al evoluiei
automatului prin intermediul intrrilor. Indiferent de varianta
luat n considerare pentru mulimea U, rezult c elementele
mulimilor U i respectiv X pot fi codificate cu ajutorul unei
singure variabile binare.
n cazul n care mulimea U are un singur element,
evoluia n spaiul strilor a automatului considerat va consta
ntr-o tranziie continu ntre cele dou stri ale mulimii X.
Dac mulimea U are ns dou elemente este posibil i
blocarea procesului de tranziie ntr-una din cele dou stri.
Observaie: pentru a simplifica i mai mult structura din
fig. 3.57 vom considera c informaia de la ieirea automatului
se refer nemijlocit la starea sa, deci
i i
y x = .
n continuare vom considera cele dou situaii disitincte
n care mulimea U are unul sau dou elemente:
- n cazul n care U are un singur element el poate fi
codificat cu o constant logic. De asemenea fie
1
x
i
2
x cele dou elemente ale mulimii X ce vor fi
codificate cu variabila de stare x prin adoptarea
conveniei c x=0 cnd automatul este n starea
1
x i
respectiv x=1 cnd automatul este n starea
2
x .
Schema logic i tabelul tranziiilor pentru un
automat astfel definit sunt redate n fig. 3.58 i tab.
3.12. n aceast structur circuitul inversor
implementeaz circuitul logic combinaional din fig.
3.57, iar bistabilul D ndeplinete funcia unui
registru pe un bit.

- n cazul n care mulimea U are dou elemente
1
u i
2
u ele pot fi codificate cu o singur variabil u care
este u=0 cnd
1
u este activ i u=1 cnd
2
u este
activ. Cele dou stari se codific ca i n cazul
precedent. n funcie de circuitele utilizate pentru
implementarea circuitului logic combinaional din
fig.3.57 se pot obine diverse structuri. Trei posibile
CLK D
Q
1
2
X
Y
Figura 3.58
STARE VIIT.
ST.
PREZENTA
INTRARE U
0
0 1
1 0
Tabelul 3.12

72
structuri de ordinul doi i tabelele tranziiilor ce le
corespund sunt prezentate n fig. 3.59, 3.60, 3.61 i
respectiv tab. 3.13, 3.14, 3.15.
-

Structura din fig. 3.59 este cunoscut sub denumirea de
circuit basculant bistabil de tip T simbolul su fiind redat n
fig. 3.62. Din tabelul tranziiilor acestui bistabil se observ c
dac la intrarea T se aplic semnal logic 1 atunci el ii schimb
starea la fiecare impuls de tact. Dimpotriv, dac la intrarea T
se aplic semnal logic 0 starea bistabilului i deci ieirea sa,
rmn neschimbate. Rezult deci c funcionarea bistabilului
depinde de starea sa ntruct, de exemplu, ca s treac n
starea complementar el trebuie s-i cunoasc starea
prezent, adic starea n care se afl.
Structura din fig. 3.58 poate fi considerat un bistabil T
permanent activat.

CLK D
Q
CLK D
Q
CLK D
Q
1 2
3
1 2
3
1
2
1 2
3
Figura 3.59
Y Y Y
U U U
Figura 3.60 Figura 3.61
STARE
VIIT.
ST.
PREZENTA
INTRARE U
0 1
0 0 1
1 1 0
Tabelul 3.13
STARE
VIIT.
ST.
PREZENTA
INTRARE U
0 1
0 0 1
1 0 0
Tabelul 3.14
STARE
VIIT.
ST.
PREZENTA
INTRARE U
0 1
0 1 1
1 1 0
Tabelul 3.15
Figura 3.62
Q
CLK
Q T

73
3.4.2. Circuitul basculant bistabil JK

Bistabilul de tip D, utilizat ca element de memorare
pentru CBB de tip T, constituie soluia pentru rezolvarea
nedeterminrii care apare n funcionarea CBB de tip RS (ce
funcioneaza dup principiul master-slave) atunci cnd
R=S=1.
Structura RS poate fi reluat i prin introducerea unei
reacii de tipul celei din fig. 3.57 se obine un circuit basculant
bistabil cu dou intrri care vor accepta toate combinaiile
posibile de valori. Fiind vorba de un bistabil (cu dou stari
distincte) i dou intrri ce se modific independent, s-au
impus patru moduri de funcionare distincte i anume: la cele
trei moduri specifice automatului RS (nu modific starea,
tranziie n starea zero i tranziie n starea 1) s-a adugat
modul de funcionare specific bistabilului de tip T, i anume,
tranziia n starea complementar.

STARE
VIIT.
STARE
PREZENTA
INTRRI J,K
00 01 10 11
0 0 0 1 1
1 1 0 1 0
Tabelul 3.16
J K
ST.PREZ. ST.VIIT.
n
Q
+ n
Q
0 0
n
Q
n
Q
0 1
n
Q
0
1 0
n
Q
1
1 1
n
Q
n
Q
Tabelul 3.17
J K
n
Q
1 + n
Q
R S
0 0 0 0 0 0
0 0 1 1 0 0
0 1 0 0 0 0
0 1 1 0 1 0
1 0 0 1 0 1
1 0 1 1 0 0
1 1 0 1 0 1
1 1 1 0 1 0
Tabelul 3.18
n
Q
1 + n
Q
J K
0 0 0 *
0 1 1 *
1 0 * 1
1 1 * 0
Tabelul 3.19
1 2
3
1 2
3
J K
R S
Q
Figura 3.64
Q
CLK
CLC
K J
S R
Q
Figura 3.63
Q
CLK
CBB
R-S

74
Bistabilul obinut va fi caracterizat prin dou stri
interne 0 i 1 i prin cele patru combinaii posibile ale celor
dou intrri care poart denumirea de intrri J i K. Structura
acestui bistabil este prezentat n fig. 3.63, iar funcionarea s
este redat n tabelul tranziiilor 3.16. O reprezentare mai
frecvent ntlnit a acestui tabel este cea din tab. 3.17. innd
cont de faptul c starea
n
Q poate fi 0 sau 1 acest tabel a fost
detaliat sub forma 3.18.
n tabelul 3.18 au fost specificate i semnalele logice pe
care trebuie s le aib asigurate intrrile R i S din fig. 3.63
astfel ca funcionarea s fie conform celei definite pentru
CBB de tip JK. Rezult urmtoarele funcii :

n
Q J S . = ;
n
Q K R . = (3.3)

ce trebuiesc implementate de circuitul logic combinaional din
fig. 3.63 (fig. 3.64). De menionat c realizarea practic a CBB
de tip JK implic unele modificri n raport cu schema
principial din fig. 3.64, modificri menite s-i sporeasc
performanele funcionale.
Un tabel frecvent utilizat n cazul implementrii
circuitelor secveniale cu bistabile JK este tabelul excitaiilor
bistabilului JK care, pornind de la schema logic a acestui
bistabil (fig. 3.64), stabilete valorile logice ce trebuiesc
aplicate la cele dou intrri J i K astfel ca tranziia de stare s
fie cea dorit (tab. 3.19).
Modul de reprezentare a unui CBB de tip JK este cel
din fig.3.65.

Figura 3.65

De remarcat c pe lng cele dou intrri J i K, numite
intrri sincrone, unele bistabile materializate fizic mai au
prevzute i intrrile asincrone R i S . Din punct de vedere
funcional intrrile asincrone sunt prioritare n raport cu cele
sincrone.

75
Observaie: (a) Dac se impune condiia J=K, adic se
leag mpreun cele dou intrri, se obine un bistabil de tip T.
Familiile uzuale de circuite integrate nu conin bistabile de tip
T, dar acestea pot fi realizate cu bistabile JK.
(b) Dac se conecteaz un inversor ntre cele dou
intrri astfel ca J K = se obine din punct de vedere funcional
un bistabil de tip D.

3.4.3 Numrtoare

Aplicaia principal a circuitelor basculante bistabile o
constituie circuitele numrtoare. Din analiza schemei din fig.
3.59 se observ c la fiecare impuls de tact coninutul
bistabilului D este rezultatul unei sume modulo 2 cu intrarea
prin circuitul SAU-EXCLUSIV, adic dac intrarea U=0
starea bistabilului nu se modific, iar dac U=1 avem o
modificare de tip modulo 2. Capacitatea de numrare este
limitat la 2 datorit faptului c bistabilul are numai dou stri
distincte. Rezult prin urmare c un CBB de tip T este un
circuit de numrare binar comandat prin T=1. Pentru sporirea
capacitii de numrare se interconecteaz mai multe bistabile
de tip T. n funcie de acest mod de conectare se definesc dou
mari categorii de numrtoare:
a) Numrtoare asincrone, la care impulsul de tact nu
se aplic la acelai moment de timp la toate
automatele elementare independente de tip T, la
intrrile crora se aplic constanta logic 1.
b) Numrtoare sincrone, caracterizate prin faptul c
impulsurile de tact sunt aplicate simultan tuturor
bistabilelor, iar intrrile de tip T pot lua dou valori
logice n funcie de tranziia realizat.
n ambele cazuri numrtorul se obine prin
interconectarea unor automate de ordinul 2 n aa fel
nct s nu se introduc o reacie suplimentar.
Exist i posibilitatea utilizrii bistabilelor de tip D,
care sunt automate de ordinul 1, dar n acest caz numrtorul
nu mai este o colecie de automate elementare
interconectate, ci un automat complex cu o bucl global
introdus peste un sistem de ordinul 1 (bistabilul D). Rezult
c i n acest caz numrtorul este tot un automat de ordinul 2.


76
3.4.3.1 Numrtoare asincrone

Numrtorul asincron este tipul de numrtor elementar
realizat n mod uzual sub form de circuit integrat. Dintre
toate numrtoarele el are logica de funcionare cea mai
simpl i este cel mai uor de proiectat, dar este totui limitat
n ceea ce privete viteza de lucru.
Avnd n vedere faptul c un asemenea circuit trebuie
s funcioneze conform secvenei de numrare a numerelor
binare rezult c principiile sale de funcionare pot fi
concluzionate din observarea acestei secvene. Fie secvena de
numrare a primelor 16 numere binare:
abcd
0000 0110 1011
0001 0111 1100
0010 1000 1101
0011 1001 1110
0100 1010 1111
0101
n urma analizrii ei se pot desprinde dou concluzii:
1) valoarea celui mai puin semnificativ bit, pentru noi -
d, comut la creterea cu o unitate a oricrui numr;
2) valoarea celorlalti bii comut ca o consecin a
tranziiei din 1 n 0 a bitului de rang imediat inferior.
Dac vom asocia fiecrui bit un circuit basculant
bistabil T (cu T=1) ce comut pe frontul negativ al impulsului
de tact i vom conecta ieirea fiecrui bistabil la intrarea de
tact a bistabilului urmtor, atunci aplicnd impulsurile de tact
bistabilului asociat celui mai puin semnificativ bit, acesta va
comuta la fiecare impuls. La fiecare comutare din 1 n 0 a
acestui circuit basculant bistabil frontul negativ al acestei
tranziii va provoca comutarea circuitului bistabil de ordin
imediat superior respectnd astfel concluzia nr.2. Acelai
fenomen va avea loc i la tranziiile din 1 n 0 ale celorlalte
circuite basculante bistabile putndu-se obine astfel, prin
conectarea n cascad a n bistabile, un numrtor pe n bii.
n fig. 3.66 este prezentat schema unui numrtor
asincron pe 4 bii, iar n fig. 3.67 diagrama de timp asociat lui
(neglijnd ntrzierile introduse de comutarea circuitelor).


77

Figura 3.67

Q
Figura 3.66
CLK
Q T
1
CLK
d
Q
Q T
CLK
c
Q
Q T
CLK
b
Q
Q T
CLK
a

78
Iniial bistabilele sunt aduse n starea 0 de ctre impulsul de
tact cu numrul de ordine 0 (adica 0 = = = =
d c b a
Q Q Q Q ).
Aplicarea impulsului de tact cu numrul de ordine 1 va
provoca comutarea primului bistabil ( 1 =
d
Q ) celelalte
rmnnd nemodificate ntruct, aa cum de fapt s-a precizat
deja, ele comut pe frontul descresctor al impulsurilor de
tact. Cel de-al doilea impuls de tact va provoca comutarea lui
d
Q din 1 n 0 ceea ce va crea condiia necesar comutrii
valorii lui
c
Q din 0 n 1. naintea aplicrii impulsurilor de tact
cu numrul de ordine 16 toate bistabilele vor fi n starea 1.
Acest impuls, al 16-lea, va determina trecerea lor n starea 0.
Rezult deci c strile numrtorului din figur se vor repeta
dup
4
2 impulsuri i c n general repetarea se va face dup
n
2
impulsuri de tact, n fiind un numr egal cu numrul
bistabilelor utilizate la implementare.
Din studiul formelor de und din fig. 3.67 se mai poate
observa c un astfel de numrtor funcioneaz i ca un
divizor de frecven. Dac vom considera c semnalul de tact
(CLK) are frecvena f, atunci semnalul d are frecvena 2 / f , c
are frecvena
2
2 / f , etc.

Cu ajutorul unei scheme asemntoare cu cea
precedent (fig.3.68) se poate implementa un numrtor
asincron invers (primul poart i denumirea de numrtor
asincron direct) care va genera numerele binare din secvena
de numrare n ordine invers.
Caracterul asincron al acestor numrtoare se datorete
faptului c, exceptnd bistabilul asociat celui mai puin
semnificativ bit, celelalte bistabile nu comut sincron, ci ca o
consecin a comutrii bistabilului de ordin imediat inferior.
Deci n cazul n care tranziia din secvena de numrare
implic modificarea valorii a mai multor bii, starea final
corect nu se stabilete sincron, ci prin comutarea succesiv a
2 pn la n bistabile. Timpul de comutare deci a unui
numrtor asincron este, n cel mai defavorabil caz, egal cu
Q
Figura 3.68
CLK
Q T
1
CLK
d
Q
Q T
CLK
c
Q
Q T
CLK
b
Q
Q T
CLK
a

79
suma timpilor de comutare a tuturor bistabilelor din structura
sa. Aceasta este deficiena principal a numrtoarelor
asincrone, deficien eliminat n cazul numrtoarelor
sincrone cu preul adugrii unor circuite combinaionale
suplimentare.
Avantajul principal al acestor numrtoare const n
simplitatea schemei ce se obine prin interconectarea direct a
bistabilelor ce le compun.

3.4.3.2 Numrtoare sincrone

Se caracterizeaz prin faptul c semnalul de
sincronizare se aplic simultan la intrarea tuturor bistabilelor
din structur, bascularea sau nebascularea unui bistabil fiind
condiionat prin intermediul semnalului ce se aplic la
intrarea T, rezult la intrarea fiecrui T va trebui s avem o
structur combinaional ce s decid situaiile n care
bistabilul respectiv i va modifica starea la apariia
proximului impuls de sincronizare. Structurile logice
combinaionale vor genera condiiile de tranziie naintea
aplicrii impulsului de sincronizare.
Avnd n vedere acest mod de aplicare a structurii
combinaionale va trebui analizat secvena de numrare
binar.

n urma analizrii secvenei de numrare binar se ajunge la
ecuaiile 3.4:

1 =
d
T 1 =
d c
Q T 1 =
d c b
Q Q T 1 =
d c b a
Q Q Q T
Figura 3.69

80
b b a
c c b
d c
d
T Q T
T Q T
Q T
T
=
=
=
=1
(3.4)

Structura care se obine pentru numrtor este cea din figura
3.70

Rezumat

n prima parte a capitolului privitor la sistemele
digitale facem o prezentare a ctorva noiuni cu privire la
automatelor cu stri finite, tipuri posibile, moduri de definire
i de reprezentare ale acestora. Concret ne referim la
automatele de tip Mealyi respectiv Moore. Ca moduri de
definire ale acestora sunt abordate reprezentarea
algoritmic, sub form de tabel, graf i respectiv de
organigram funcional. Este abordat i trecerea de la un
tip de automat la altul(de la Mealy la Moore i respectiv
invers).
Urmeaz o clasificare a automatelor dup tipul
acestora. La fiecare tip de automat (de ordinul 0, 1, etc.) este
prezentat o structur a acestuia, posibilitatea de a obine un
automat de un ordin folosind automate de un ordin inferior i
sunt date exemple.
Dup aceast introducere urmeaz propriu-zis
prezentarea circuitelor logice combinaionale. Se ncepe cu
sinteza folosind pori logice NU, SI, SAU continund cu
sinteza folosind pori logice SI-NU respectiv SAU-NU. La
aceast din urm metod sunt date i exemple de funcii
implementate.
Circuitul multiplexor face obiectul paragrafului urmtor fiind
prezentat schema bloc a acestuia, tabelul de funcionare i
1 1
=
n n n
T Q T =>
Figura 3.70

81
schema desfurat a acestuia folosind pori logice. n finalul
paragrafului sunt prezentate exemple de sinteze de funcii
logice folosind multiplexoare i pori logice att n cazul n
care numrul de variabile ale funciei este mai mare dect
numrul de intrri ale multiplexorului precum i n cazul n
care sunt egale.
Alturi de multiplexor sunt prezentate i circuitele
decodificator i demultiplexor. Ele dou circuite sunt
prezentate mpreun datorit structurii asemntoare. La
fiecare dintre ele sunt prezentate schema detaliat cu pori
logice, schema bloc i tabelele de funcionare. Se arat i
posibilitatea de a implementa funcii logice folosind
decodificatoare.
Se trece la memoria fix ROM cu prezentarea de
diverse structuri precum i sinteza folosind memorii ROM. n
continuare sunt abordate structurile logice
programabile ca exemplu fiind prezentat implementarea
unui convertor din cod zecimal codificat binar n cod Gray
folosind aceste circuite.
Ca aplicaii ale circuitelor logice combinaionale sunt
prezentate semisumatorul, sumatorul (la fiecare cu structur
i tabel de funcionare. La sumator este construit cel pe un bit
dup care este extins serie la unul pe 4 bii.
Circuitele logice ce implementeaz automate de ordinul
1 se pot clasifica astfel:
latch-ul care constituie elementul tipic, de baz, pentru
implementarea automatului de ordinul 1.
CBB ce funcioneaz dup principiul master-slave i
registrul de deplasare serie ce constituie extensii de tip serie
ale elementelor tip;
memoria RAM care constituie extensie de tip paralel;
registrul paralel, de stocare, ce constituie o extensie de tipul
serie-paralel.
Caracteristica comun a acestor patru tipuri de
structuri este aceea c posed capacitatea de stocare a
datelor constituind celule de memorie sau reele de celule de
memorie.
La nivelul acestor circuite apare o prim form de
manifestare a unei autonomii incipiente n raport cu intrrile
ce nu mai determin, dect n anumite condiii, modificarea
ieirilor. Aceast autonomie n raport cu intrrile va crete
ns prin introducerea unor noi reacii.

82
Toate tipurile de circuite logice care implementeaz
automate de ordinul 1, se regsesc prezentate ca structur i
funcionare n cadrul primei pri a prezentului capitol. Sunt
prezentate pentru fiecare circuit, pe lng schema bloc,
reprezentarea acestuia precum i tabelul (tabelele) de
funcionare.
Dintre automatele de ordinul 2 sunt prezentate ca
posibile structuri : bistabilul T cu posibilitatea de obinere
dintr-un bistabil D i tabel de funcionare; bistabilul J-K cu
modul de obinere al acestuia pornind de la un bistabil RS i
din nou modurile de funcionare.
n finalul capitolului sunt prezentate numrtoarele
sincrone i asincrone. Funcionarea acestora este explicat
folosind diagrame temporale. La fiecare dintre cele dou
tipuri de numrtoare sunt prezentate ecuaiile n urma
crora se ajunge la respectiva structur precum i schema
realizat folosind bistabile T i acolo unde este cazul i pori
logice.

ntrebri i probleme

1. Ce nelegei prin automat de tip Mealy?
2. Ce nelegei prin automat de tip Moore?
3. Care sunt simbolurile folosite (i ce semnificaii au) la
construirea organigramelor funcionale?
4. Ce nelegei prin automat de ordinul 0?Prezentai schema
bloc i organigrama funcional.
5. Cum este obinut automatul de ordinul 1? Dar unul de
ordinul 2?
6. Care sunt etapele principale de parcurgere ale sintezei
unui circuit combinaional?
7. Care sunt etapele principale de parcurgere ale analizei
unui circuit combinaional?
8. Prezentai modul de obinere al porilor NU, SI, SAU
folosind doar pori SI-NU respectiv SAU-NU.
9. Prezentai schema desfurat i tabelul de funcionare al
unui multiplexor cu 8 intrri de date.
10. Cum poate fi obinut un multiplexor cu 16 intrri de date
folosind dou cu 8 intrri de date i pori logice?Dar unul
cu 64 de intrri de date folosind doar multiplexoare cu 8
intrri de date?

83
11. Care este schema desfurat i tabelul de funcionare al
unui decodificator?Facei o comparaie cu un
demultiplexor.
12. Cum pot fi folosite multiplexoarele i demultiplexoarele n
transmisii de date?
13. Care este schema bloc a unei memorii ROM?
14. Ce nelegei prin structuri logice programabile? Care sunt
avantajele lor?
15. Construii un sumator pe un bit folosind un multiplexor cu
8 intrri de date. Aceiai problem folosind un
decodificator cu 4 intrri de adres.
16. Care este diferena dintre un sumator i un semisumator?
17. Cum poate fi obinut un sumator pe 4 bii folosind doar
sumatoare pe un bit?
18. Prezentai structura i explicai modul de funcionare al
unui bistabil asincron.
19. Ce mbuntiri pot fi aduse unui bistabil RS asincron?
20. Prezentai schema bloc precum si modul de funcionare al
unei memorii RAM.
21. Ce nelegei prin principiul master- slave?
22. Folosind bistabile D proiectai un registru pe 4 bii
deplasare/rotire stnga/dreapta avnd i posibilitatea de
ncrcare paralel.
23. Care este diferena dintre un registru serie i unul paralel?
24. Prezentai structura registrului serie-paralel i explicai
funcionarea acestuia.
25. Ce este un circuit basculant bistabil T? Cum funcioneaz?
26. Prezentai modul de funcionare al unui bistabil JK.
27. Care este diferea dintre un numrtor sincron i unul
asincron pe 4 bii? Prezentai comparativ cele 2 structuri.
28. Proiectai folosind bistabile JK un numrtor sincron
modulo 10.

Curs FC

Diunggah oleh

Informasi Dokumen

Judul Asli

Hak Cipta

Format Tersedia

Bagikan dokumen Ini

Bagikan atau Tanam Dokumen

Opsi Berbagi

Apakah menurut Anda dokumen ini bermanfaat?

Apakah konten ini tidak pantas?

Hak Cipta:

Format Tersedia

Curs FC

Diunggah oleh

Hak Cipta:

Format Tersedia

Fundamentele calculatoarelor

Anda mungkin juga menyukai