Laboratorio2.

Evaluacin de sumadores binarios de acarreo propagado (CPA) Y de acarreo adelanto (CLA)

LABORATORIO2. Evaluacin de sumadores binarios de acarreo propagado (CPA) Y de acarreo adelanto (CLA)

Jhon Deybit Trujillo Cod. 2107272 caspe62@hotmail.com Hector Luis Gonzales Cod. -- hectorg.153@hotmail.com
A 0 0 1 1 B 0 1 0 1 C 0 0 0 1 S 0 1 1 0

RESUMEN: En el siguiente informe se presenta un anlisis de los retardos que se generan en los diseos digitales producto de la tecnologa implementada en las compuertas, las capacitancias parasitas del cableado como del interior de las compuertas y la topologa del circuito.

Tabla No.1 semisumador. La operacin de un semisumador como el anterior mostrado en la figura se puede sintetizar mediante las siguientes 2 operaciones booleanas: S=A (xor) B (suma) Co=AB (acarreo) Para realizar una suma binaria donde se tenga presente un carry de entrada se debe implementar un circuito que tenga presente esta nueva variante; como es el caso del sumador completo.

1 INTRODUCCIN
Los retardos de tipologa permiten contrastar que diseo cumple con mayor velocidad la misma funcin, los sumadores digitales son un ejemplo de estos circuitos, ya que los retardos generados en el sumador de acarreo propagado (CPA) influyen en la velocidad de respuesta del circuito, sin embargo topolgicamente se puede disear un sumador de acarreo de adelanto (CLA) que permite mejorar considerablemente la velocidad de respuesta del sumador.

2 MARCO TERICO. Sumadores binarios

En el diseo de sistemas digitales involucra el manejo de operaciones aritmticas. La operacin ms representativa es la suma. La suma o adicin binaria es anloga a la de los nmeros decimales. La diferencia radica en que en los nmeros binarios se produce un acarreo (carry) cuando la suma excede de uno mientras en decimal se produce un acarreo cuando la suma excede de nueve(9).

Figura 2: Semisumador El sumador completo tiene 3 entradas que se suman y son: A, B, y Cin (entrada de arrastre), y las salidas habituales S y Co (suma y salida de arrastre)
A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 Ci 0 1 0 1 0 1 0 1 Co 0 0 0 1 0 1 1 1 S 0 1 1 0 1 0 0 1

Figura 1. Sumador Binario

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Figura 2: Semisumador

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Figura 3: Sumador completo Sumador con anticipacin de acarreo El sumador paralelo de n bits que se ha mostrado hasta ahora, tiene un nivel de retardo de 2*n puertas, pues necesita 2*n etapas de puertas lgicas para que las salidas queden completamente estabilizadas, al tener que calcular y propagar los acarreos entre todos los sumadores completos, como se muestra en la figura4.

La funcin p nos da una nocin de si por el bit considerado se puede transmitir un acarreo, mientras que g nos informa de si en ese bit se produce un acarreo. De esta forma es posible obtener todos los acarreos en el tiempo de tres retardos de puerta lgica despus de que los operandos y el primer acarreo estn disponibles, el primero de los retardos vendr dado por el clculo de g y p y dos para cada acarreo. Para obtener el resultado adems tendremos que esperar dos retardos ms para calcular s. As independientemente del nmero de bits a sumar el tiempo de espera total para obtener la suma ser siempre de cinco retardos de puerta lgica. En el caso del sumador paralelo de n bits era de 2n retardos de puerta, ya que cada sumador tena dos retardos y el acarreo deba recorrer n sumadores.

figuraNo4. En el caso anteriormente visto el acarreo deba recorrer todas las etapas sumadoras para dar el resultado correcto, esta nueva implementacin se basa en la generacin adelantada del acarreo, circuito que se suele denominar anticipador de acarreo. Para ello se definen dos funciones lgicas g y p:

Figura No5 CLA

3. CUESTIONARIO.

Generador de acarreo: Propagador de acarreo: La funcin g informa de que en la etapa i se ha producido un acarreo. La funcin p informa que un acarreo de etapa anterior ser propagado. Aplicando estas frmulas al clculo del resultado de la suma y el acarreo para cada etapa, tenemos que: Y desarrollando para cada acarreo obtenemos:

A. Cual es el peor caso de retardo del acarreo de salida del circuito del sumador completo (FA)? El peor caso de retardo del acarreo de salida en el sumador FA, es de 6ns y se presenta a cualquier cambio del valor de entrada.

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activadas, con un tiempo de retardo de 9,5ns

C. Cul es el peor caso de retardo de la seal S2 de un sumador de acarreo propagado de 4 bits? B. Considere el sumador de acarreo propagado de 4 bits diseado: Bajo qu condiciones de seales de entrada hasta la seal del acarreo de salida, ocurre el peor caso de retardo?

En el sumador de acarreo propagado de 4 bits, las condiciones de seal de entrada que generan el peor caso de retardo en el acarreo de salida son cuando las entradas son tales que el resultado de la suma binaria excede su representacin en 4 bits, por ejemplo sumar 1000(8) con 1000(8) resulta 16, generndose un acarreo de salida en 1, el tiempo es de 9,5ns.

En la matriz del sumador de acarreo propagado de 4 bits, el peor caso de retardo de la seal S2 se presenta cuando A0, A1, B0 y B1, se encuentran estado bajo y A2 y B2 activados, es decir estado alto (1). Presentando un tiempo de retardo de 9,6ns D. Cul es el peor caso de retardo de la seal C2 (acarreo de salida de la segunda etapa) de un sumador de acarreo propagado de 4 bits?.

Matriz de retardos del sumador CPA de 4 bits

El peor caso de retardo para la seal de acarreo de salida de la segunda etapa, en un sumador de acarreo propagado de 4 bits, se presenta cuando A1 y B1, se encuentran en estado alto (1) y Ao, Bo estn en estado bajo (0), tiempo de retardo igual a 9,5ns.
E. Asuma que va a sumar 2 palabras de 16 bits usando un sumador de acarreo propagado. Considerando las condiciones para el peor caso, Despus de cuanto retardo ser vlido el resultado de la salida (S)?

Cul es el peor caso de retardo para el acarreo de salida de la ltima etapa? El peor caso de salida para el acarreo de la ltima etapa, ocurre cuando A3 y B3 estn

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Si se activan A2, A0 y B2, los tiempos de retraso son nicamente de 9,6ns. En la salida S3, cuyos tiempos de retraso son de 9,5ns o 9,6ns cuando se encuentran activadas las entradas A2 y B2. Mientras que la salida es nicamente 9,6ns cuando se encuentran activadas A0, B0, A1, B1, A3, B3 y C0.

Teniendo en cuenta las condiciones para el peor caso, en la matriz de retraso nos damos cuenta que para la entrada A0, el tiempo de respuesta para la suma del peor caso es de 53,5ns, de igual manera para A1, A2 y para A3, comforme aumentan los bits (A4, A5, A6A15) el tiempo del peor caso va disminuyendo, de manera simtrica para la palabra de de 16 bits adicional (B0, B1, B2 y B3) el tiempo es de 53,5ns. El resultado de la salida se mostrara par el peor caso despus de 53,5ns.
F. Cul es el retardo de los bits de suma S0 hasta S3 del sumador CLA de 4 bits?

G. Cul es el peor caso de retardo para el acarreo de salida de la ltima etapa del sumador CLA de 16 bits?.

En el sumador CLA para nmeros de 16

bits, el peor caso de retardo en el acarreo de salida en la ltima etapa es de 30.3ns y se presenta en las entradas A9 y B9 (30.0ns).

3 CONCLUSIONES En el proyecto de laboratorio se logr ver como varan los tiempos de retardo en los diferentes momentos de los sumadores. Teniendo en cuenta que la mxima frecuencia de un circuito est determinada por los retardos de este, es muy importante conocer cmo funcionan estos retardos para poder lograr los mejores diseos acordes con su aplicacin. En segundo lugar se logr ver la diferencia entre el sumador de acarreo propagado y el sumador de acarreo adelantado, viendo que el CLA funciona con una velocidad mayor debido a la lgica de acarreo adelantado donde no se tiene que esperar que se genera la suma para ver cunto fue el acarreo, si no que este se realiza a partir de las entradas.

En el sumador CLA de 4 bits los retardos son, para S0, se encontr que cuando A0, B0, y Co, se encuentran activados tenemos 6ns. Para S1, se encontr que cuando A0, B0 y C0 se activan los tiempos de retardo pueden ser de 6ns o 9,5ns, mientras que en A1 y B1 se encuentren activados el tiempo de retardo es de 6ns. En la salida S2, se puede ver que cuando se activen A1, B0 ,B1 y Co los tiempos de retraso se encuentran en 6ns o en el peor de los casos en 9,6ns.
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4 REFERENCIAS
[1] F WAKERLY:, Diseo Digital, 3nd. ed., Prentice Hall, NJ, pp. 135-145, 1996. [2] VICTOR P. H. TROY, BILL D. J. DAVID Anlisis y diseo de circuitos lgicos digitales, Prentice Hall, NJ, pp. 135-145, 1996. [3] R.L. GEIGER, P.E. ALLEN, N.R. STRADER, VLSI Design techniques for analog and digital circuits, McGraw-Hill, 1990.