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CIRCUITOS SEQUENCIAIS Um modo de classificar os circuitos digitais seria subdividi-los em: - circuitos combinacionais; - circuitos seqenciais.

Os circuitos combinacionais so aqueles em que as sadas dependem unicamente das entradas, seguem a lgica combinacional e utiliza a lgebra de Boole como ferramenta. Pode-se representar um circuito combinacional qualquer atravs de um modelo genrico como abaixo:

E ntrada s

C ircuito C om binacio nal

S adas

Um circuito seqencial possui uma realimentao da sada para a entrada, denominada estado interno, cuja principal caracterstica fazer com que as sadas sejam dependentes das entradas atuais e de estados ocorridos anteriormente.

C ircu ito C o m b nacion al S ad as

E ntra das E stado in terno

O estado interno funciona como uma memria que armazena informaes de eventos passados exigidos para o funcionamento apropriado do circuito. Os circuitos seqenciais dividem-se em sncronos e assncronos. As funes lgicas, tabelas verdade e Mapas de Karnaugh so utilizadas tambm no estudo destes circuitos.

BIESTVEIS OU FLIP-FLOPS Os flip-flops so os circuitos seqenciais mais elementares e possuem a capacidade de armazenar a informao neles contida. Representam a unidade elementar de memria de 1 bit (binary digit), ou seja, funcionam como um elemento de memria por armazenar nveis lgicos temporariamente. So chamados de biestveis porque possuem dois estados lgicos estveis, geralmente representados por 0 e 1. Nem todos os circuitos esto disponveis na forma de circuito integrado. Os catlogos dividem os biestveis em flip-flops e latches. - Flip-flops: tipos D e JK disparados pela borda; - Latches: RS e D disparado por nvel. Existe um outro tipo, o flip-flop T que pode no estar presente em catlogos de circuitos integrados, mas pode ser construdo a partir dos outros tipos existentes. FLIP-FLOP TIPO RS (OU LATCH) ASSNCRONO

S(t) Q(t)

Q(t) R(t)
O flip-flop RS assncrono constitui a base de todos os outros modelos de flipflop. Notao: - Q(t) e Q(t) so por definio complementares; - R(t) e S(t) so as entradas atuais; - Q(t) a sada atual; - Q(t+1) o prximo estado (novo valor de Q(t) aps a transio). Tabela de transio do flip-flop: R(t) 0 0 S(t) 0 0 Q(t) 0 1 Q(t+1) 1 situao proibida 1 situao proibida

0 0 1 1 1 1

1 1 0 0 1 1

0 1 0 1 0 1

1 1 0 0 0 1

O prximo estado (Q(t+1)) obtido aplicando-se os valores atuais R(t) e S(t) nas entradas e considerando o estado atual de sada Q(t). Como exemplo para montar a tabela de transio consideremos a terceira situao da tabela, em que no instante t aplicado na entrada S um sinal de nvel lgico 1, na entrada R um sinal de nvel lgico 0 e a sada Q possui nvel lgico 0 (consequentemente a sada Q complementar possui nvel lgico 0).

S(t)=1 Q(t)=1

Q(t)=0 R(t)=0
Entradas e sadas no instante t. Logo aps o instante t, a entrada R(t) produz na sada de sua porta lgica o nvel lgico 1, ou seja, muda Q(t) de 0 para 1, repetindo este valor na entrada da outra porta lgica pela ligao interna. Entradas e sadas logo aps t (tempo para atualizar Q(t)).

S(t)=1 Q(t)=1 1
Ligao interna

Q(t)=1 R(t)=0
A outra porta lgica da entrada S atualiza sua sada Q de 1 para 0, de acordo com suas entradas (S=1 e 1). Entradas e sadas do flip-flop no instante t+1 (sadas com valores estveis).

As sadas se estabilizam em t+1, permanecendo com estes valores at a aplicao de novos sinais nas entradas que mudem estes estados. Procede-se de maneira similar para a montagem do restante da tabela de transio.

S(t)=1 Q(t)=0 1

0 Q(t)=1 R(t)=0
O intervalo de tempo entre a aplicao dos sinais nas entradas S e R at a atualizao das sadas Q e Q chamado de tap tempo de atraso de propagao. Convm observar que antes dos valores nas sadas se estabilizarem pode ocorrer uma mudana momentnea dos valores, como no exemplo acima: num instante entre t e t+1 as duas sadas Q e Q possuem o mesmo valor 1. Apesar dos circuitos eletrnicos atuais de flip-flops alcanarem uma velocidade muito alta de atualizao das sadas (tap muito pequeno) necessrio um sincronismo entre o flipflop e os circuitos ligados s suas sadas para que estes no detectem este estado momentneo de instabilidade. Tabela de funo: A tabela de funo obtida a partir da tabela de transio, agrupando-se os valores iguais de R(t) e S(t) para se obter um valor desejado no estado seguinte Q(t+1). Esta tabela mostra as caractersticas bsicas de funcionamento do flip-flop. R(t) S(t) Q(t+1) 0 0 Proibido 0 1 1 1 0 0 1 1 Q(t) Equao de transio obtida a partir da tabela de transio. S(t)Q(t) R(t) 00 01 0 11111 1

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Q(t+1) = R (t) + S(t).Q(t)

Esta equao utilizada na anlise dos circuitos sequenciais. Tabela de excitao: A tabela de excitao possibilita saber os valores das excitaes, R(t) e S(t), quando ocorre uma transio Q(t) para Q(t+1). Utilizamos a equao de transio para gerar uma tabela de transio. Esta tabela utilizada na sntese dos circuitos sequenciais, pois em funo das transies que devero ocorrer, podemos saber os valores das excitaes. Conhecendo-se os valores nas entradas de excitao podese determinar os circuitos combinacionais que iro propiciar as transies desejadas nos flip-flops. Q(t) Q(t+1) T(t) 0 0 0 0 1 1 1 0 1 1 1 0 O nome RS deve-se a funo realizada de SET e RESET, ou seja, o RESET limpa a sada levando a mesma para 0. O SET leva a mesma para 1. Nos demais flip-flops que sero analisados no sero apresentados os circuitos internos, no entanto, sero estudados de forma idntica ao flip-flop RS. Para facilitar a representao em diagramas os flip-flops possuem um smbolo alternativo no diagrama abaixo:

S R
Entradas diretas

Q _ Q

As entradas diretas so utilizadas para estabelecer um estado inicial para o flip-flop, ou para manter o flip-flop em um estado particular independente dos dados presentes nas entradas. Denominao das entradas SET, PRESET leva a sada para 1; RESET, CLEAR leva a sada para 0. O efeito das entradas diretas pode ser observado na tabela abaixo:

Flip-Flop tipo D A denominao D se deve a dado (data). Nas operaes deste flip-flop, o mesmo transfere sua entrada para a sada.

Smbolo:

Q _ CK Q
Tabela de transio: D(t) 0 0 1 1 Tabela de funo: D(t) 0 1 Q(t+1) 0 1 Q(t) 0 1 0 1 Q(t+1) 0 0 1 1

Equao de transio: Q(t+1) = D(t). Q (t) + D(t).Q(t) Q(t+1) = D(t).(Q(t) + Q (t)) Q(t+1) = D(t) O flip-flop tipo D o melhor exemplo de uma memria, isto , o dado na entrada D(t) armazenado na sada Q(t+1). Tabela de excitao: obtida da tabela de transio fazendo-se um rearranjo das linhas. Q(t) 0 0 1 1 Q(t+1) 0 1 0 1 D(t) 0 1 0 1

Flip-Flop tipo T

A denominao T deve-se a Toggle, que no flip-flop T est associado a mudana (Q(t)), sempre que a entrada T(t) estiver em 1. Smbolo:
JT CP CK R Q _ Q

Tabela de transio: Q(t+1) = R (t) + S(t).Q(t) 0 = R (t) + S(t).0 1 = R (t) + S(t).0 0 = R (t) + S(t).1 1 = R (t) + S(t).1

Q(t) 0 0 1 1

Q(t+1) 0 1 0 1

R(t) 1 0 1 X

S(t) X 1 0 X

Tabela de funo: obtida a partir da tabela de transio para uma mesma entrada T(t). T(t) Q(t+1) 0 Q(t)

1 Equao de transio Q(t+1) = T (t)Q(t) + T(t) Q (t) Tabela de excitao: T(t) 0 0 1 1 Q(t) 0 1 0 1

Q (t)

Q(t+1) 0 1 1 0

Q(t+1) = T(t) Q(t)

Observa-se na tabela de funo que se T(t)=0, o prximo estado ser igual ao estado anterior, ou seja, nada acontece na sada. Porm, se T(t)=1, a sada ser complementada. Esta caracterstica confere ao flip-flop a capacidade de diviso por 2.

Flip-Flop RS Sncrono

Este flip-flop apresenta uma terceira entrada a mais denominada CK (clock) a qual determina atravs de um sinal externo, o instante de atualizao das sadas. Para propiciar o sequenciamento no tempo os flip-flops necessitam de um sinal externo de entrada chamado pulso de clock (relgio) entrada de relgio. Uma entrada de dados sincronizada por relgio aquela que no provoca uma mudana instantnea (imediata) na sada; Um relgio pode controlar um grande nmero de flip-flops, forando-os a mudar de estado simultaneamente e de forma previsvel.

Por simplicidade se far a anlise na estrutura do flip-flop RS j estudado: Smbolo:

R CK S

Smbolo lgico do flip-flop RS sncrono

Neste circuito, quando a entrada CK est no nvel lgico 0 as sadas Q e Q permanecem inalteradas independentemente das variaes das entradas R e S, ou seja, a entrada CK no nvel lgico 0 inibe as entradas R e S. Caso contrrio, quando a entrada CK est no nvel lgico 1 as entradas R e S podem definir as sadas Q e Q . importante ressaltar que os tempos dos nveis 0e 1 do pulso de clock devem ser maiores que o tempo de atraso das portas lgicas do circuito para estabilizar as sadas, para que estas se atualizem sem problemas. Nos circuitos que operam por relgio, as transies podem ocorrer na borda positiva, negativa ou a nvel. Nos manuais, a tabela de funo notificada da seguinte forma:

Flip-Flop tipo JK

J Q CK

Q
K

A tabela de transio do flip-flop JK praticamente igual a tabela do flip-flop RS sncrono, com exceo da situao em que J=K=1 em que, logo que o pulso CK muda de 0 para 1 as sadas Q e Q se complementam, ou seja, passam de 0 e 1 para 1 e 0 respectivamente ou vice-versa. Esta complementao das sadas e a realimentao s portas lgicas de entrada provocam sucessivas complementaes (oscilao) enquanto o nvel de clock CK encontra-se em 1. Tal caracterstica tambm existe no flip-flop T. Tabela de transio:

Tabela de funo obtida a partir da tabela de transio para um mesmo par J(t) K(t). J(t)K(t)Q(t+1)00Q(t)01010 111Q

Equao de transio: Obtida aplicando-se o mapa k na tabela de transio.

Tabela de excitao:

A oscilao encontrada quando J=K=1 no desejvel pois o flip-flop tornase instvel (no biestvel). Flip-flop JK Mestre Escravo Duas caractersticas so comuns a sistemas digitais sequenciais: 1. um clock (relgio) comum utilizado para todos os flip-flops do sistema; 2. os dados de entrada dos flip-flops podem ser derivados inteiramente ou em parte das sadas de outros flip-flops; Onde estas caractersticas existem, um flip-flop que responde quando o clock muda de 0 a 1 acarreta o problema em que o flip-flop responde no somente aos dados presentes nas suas entradas antes da transio do clock, mas tambm a novos dados apresentados como resultado de que outros flip-flops tenham mudado sua sada. Considere o circuito abaixo:

O circuito Mestre-Escravo
Mestre (Master) R=RM QM=RS QS=Q Escravo (Slave)

QM=SS S=SM

QS=Q

Na transio de 0 para 1 do sinal de clock, o flip-flop mestre habilitado e sofre transio de acordo com as entradas RS e o flip-flop escravo desabilitado (Q(t+1) = Q(t)). Na transio de 1 para 0 do clock, o flip-flop mestre desabilitado e o flip-flop escravo habilitado sofrendo transio de acordo com a sada do mestre.

Nota-se que a transio final ocorre aps a transio de 1para 0, isto , no final do pulso do clock. No flip-flop mestre-escravo, uma transio ocorre durante toda a durao do clock. CI 7473: 2 flip-flops JK Mestre-Escravo Entradas C J K X X X L L H L L H H H

CLR L H H H H

Sadas Q(t+1) L Q(t) H L comuta

Q(t+1) H Q(t) L H