Anda di halaman 1dari 5

PARAMETER GERBANG LOGIKA

Praktikan: Agung Utama Putra (13110037)


Asisten: Hari Purnama Waktu Percobaan: 25 Oktober 2011 EL2195 Praktikum Sistem Digital Laboratorium Dasar Teknik Elektro Sekolah Teknik Elektro dan Informatika ITB

Abstrak Gerbang logika yang digunakan pada sistem digital memiliki karakteristik yang berbeda-beda. Gerbang logika juga memiliki parameter yang berbeda-beda tergantung gerbang logika itu sendiri. Percobaan kali ini akan memperlihatkan beberapa karakteristik gerbang logika, parameter-parameternya, dan rangkaian sederhana yang dapat dibuat. Kata kunci: Gerbang logika, karakteristik, CMOS 1. Pendahuluan Gerbang logika merupakan salah satu bahasan mendasar pada sistem digital. Tujuan percobaan kali ini adalah untuk mengenal dan memahami beberapa karakteristik gerbang logika, mengenal dan memahami parameter-parameternya, dan membuat rangkaian kombinasional sederhana menggunakan IC logika CMOS. 2. Dasar Teori
2.1 Gerbang Logika CMOS

Gambar 1: (a) Karakteristik voltage transfer dan (b) operating points

Dari grafik karakteristik, bisa didapatkan 2 hal:


2.2.1 Operating Point

Operating point adalahnilai tegangan yang dihasilkan oleh gerbang logika untuk merepresentasikan logika LOW dan HIGH.
2.2.2 Noise Margin

Noise margin adalah jumlah dari tegangan efektif yang masih ditoleransi oleh input tanpa mengubah nilai keluaran gerbang logika.

Gerbang logika ini disusun oleh sepasang network: pull-up network menggunakan PMOS transistor dan pull-down network menggunakan NMOS transistor. Kelebihan utamanya adalah, pada saat kondisi yang bukan LOW ataupun HIGH, gerbang logika ini tidak menghasilkan arus sehingga lebih hemat daya.
2.2 Voltage Transfer Gambar 2: Noise margin

Halaman

Karakteristik ini adalah plot dari tegangan keluarang gerbang logika dibandingkan dengan tegangan masukan gerbang logika. Persamaan matematisnya: VOUT=f(VIN) Karakteristik ini dilihat tanpa memperhitungkan faktor waktu seperti gate delay.

Untuk menentukan noise margin, pertama dari grafik dicari titik saat gradien = -1 (Gambar 1). Tegangan yang lebih rendah adalah tegangan input LOW dan yang satu lagi adalah tegangan input HIGH. Dirumuskan dengan: NML=VIL-VOL NMH=VIH-VOH
2.3 Gate Delay

Ada 2 parameter penting pada gate delay: high to low propagation delay (tPHL) dan low

to high propagation delay (tPLH). Pengukurannya dengan mengacu pada posisi 50% tegangan maksimal bentuk gelombang tegangan masukan dan keluaran.

Gambar 4: Rangkaian percobaan 1

Gambar 3: Gate delay

2. Masukan Input Ke probe 1 dan output ke probe 2.

Dua parameter lain yang bisa dirumuskan dari yang diatas adalah worst case propagation delay: tPD=max(tPHL,tPLH) dan nilai rata-rata delay: tPDaverage=tPHL+tPLH2 3. Metodologi Alat dan Bahan:
3.1 3.2

3. Setting power supply agar 5v dan


hubungkan ke rangkaian. 4. Bandingkan antara output dan iput di osiloskop. Mencari nilai NML dan NMH

1. Rangkai

rangkaian yang sama dengan percobaan pertama pada breadboard.

2. Tukar posisi probe dari percobaan 1.

Project board Catu daya 5 V IC 7400, 7402, 7404 1 buah IC 7408 2 buah Osiloskop Generator sinyal Kabel jumper Kabel BNC-BNC, BNC-Probe, BNCjepit, BNC-banana.
Voltage Transfer Characteristic IC 74LS04 3.4 3.3

3. Cari Nilai VOL, VOH, VIL, VIH. 4. Nilai NMH dan NML.
Delay Propagasi

1. Rangkai rangkaian sesuai petunjuk


di modul (4 gerbang AND seri).

2. Setting

input agar menjadi gelombang kotak dengan frekuensi 300Khz.

3. Cari nilai tPLH dan tPHL untuk mencari


nilai tPD dan tPD(AVERAGE).
Verifikasi Fungsi Logika

1. Rangkai rangkaian breadboard

berikut

pada

1. Pasang rangkaian di kaki yang tepat sesuai dengan datasheet untuk gerbang 3 input. 2. Ubah-ubah nilainya dan cari logika dari gerbang tersebut.
3.5 Rangkaian Kombinasi Sederhana

Halaman

1. Desain persamaan logika Q = A + B dengan hanya menggunakan gerbang NAND atau NOR.

2. Verifikasi.

1. Hasil dan Analisis Percobaan 1

Gambar 7: Gabungan grafik. Skala vertikal & horizontal 1V/div.

Pada gabungan grafik diatas, bisa didapatkan (dalam ketelitian 1 desimal):


Gambar 5: Hasil percobaan 1. Skala vertikal & horizontal 1V/div.

Hasil percobaan pertama cukup sesuai dengan referensi (Gambar 1a). Dari grafik diatas, sumbu Y mewakili VOUT dan sumbu X mewakili VIN. Saat tegangan VIN kurang dari 1 V (LOW), gerbang logika inverter ini memberikan tegangan maksimum (HIGH). Saat tegangan VIN diperbesar (HIGH), ada penurunan tegangan VOUT yang cukup drastis setelah akhirnya gerbang logika ini memberikan tegangan minimum (LOW). Ini sesuai dengan fungsi inverter sebagai pembalik logika. Percobaan 2

VOL=0 V VOH=4 V VIL=1 V VIH=4 V Dari rumus noise margin, bisa didapat NMH: NMH=VOH-VIH NMH=4-4 NMH=0 V dan NML: NML=VIL-VOL NML=1-0 NML=1 V Sebenarnya, noise margin yang didapat dari perhitungan ini tidak terlalu akurat. Alasannya karena pembulatan dilakukan hingga 1 desimal sementara noise margin yang sebenarnya lebih kecil. Percobaan 3

Halaman

Gambar 6: Grafik setelah posisi kanal ditukar. Skala vertikal & horizontal 1V/div.

Pada Gambar 6, sekarang, sumbu Y mewakili VIN dan sumbu X mewakili VOUT. Hasil yang didapat merupakan kebalikan dari percobaan sebelumnya, tetapi fungsi inverternya tidak berubah.

3
Gambar 8: Foto grafik osiloskop hasil percobaan 3. Skala vertikal 2 V/div; horizontal 5ns/div.

Foto grafik disertakan karena grafiknya cukup sulit dibuat ulang. Gambar 8 adalah saat slope trigger positif. Karena gerbang

logika yang digunakan ada 4, maka waktu delay yang didapat harus dibagi dengan 4. Dari grafik bisa didapat: TPLH=1 ns4 TPLH=0.25 ns Dengan merubah slope trigger menjadi negatif, didapat: TPHL=1 ns4 TPHL=0.25 ns Dari duat data diatas didapat: TPD=0.25 ns dan:
1 1 1 1 0 1 0 0

TPDAVERAGE=TPHL-TPLH2 TPDAVERAGE=0.25 ns Hasil ini terlalu jauh dari yang ada di datasheet. Di datasheet seharusnya TPLH berada pada range 4-13 ns dan TPHL berada pada range 3-13 ns. Kemungkinan kesalahan ada pada saat merangkai rangkaian gerbang. Selain itu, tegangan VCC yang digunakan tidak tepat 5 V, tetapi lebih kecil. Percobaan 4 Dengan menggunakan rangkaian seperti pada modul:

Tabel 1: Truth table hasil percobaan 4

Pada percobaan yang ini sempat terjadi kesalahan, yaitu logika 0 yang dilakukan hanya dengan memutus arusnya. Ini tidak bisa memberikan hasil yang benar karena saat tidak ada tegangan, input gerbang logika bukanlah 0 ataupun 1. Akibatnya, hasil yang didapatkan tidak menentu. Tabel 1 adalah hasil setelah logika 0 dilakukan dengan menghubungkan input ke ground. Dari tabel diatas didapat: fx,y,z=xyz yang berarti, gerbang logika ini adalah gerbang logika AND dengan 3 input. Percobaan 5 QA,B=A+B Persamaan diatas bisa dibuat dengan menggunakan hanya gerbang NAND: QA,B=AB

Gambar 9: Rangkaian penguji gerbang logika 3 input.

Halaman

Digunakan pin 3,4 dan 5 untuk input dan 6 untuk output. Didapatkan hasil berikut (0 mewakili LOW dan 1 mewakili HIGH):
Gambar 10: Rangkaian fungsi Q dengan gerbang NAND. 3 (x) 4 (y) 5 (z) 6 (f)

atau hanya gerbang NOR: QA,B=A+B

2. Kesimpulan
Gambar 11: Rangkaian fungsi Q dengan gerbang NOR.

Gerbang logika menerima logika LOW dan HIGH pada rentang tegangan tertentu, yang berada pada batas operating point-nya. Noise margin setiap gerbang logika berbeda, dan juga berbeda antara noise margin high dan low-nya. Ada delay yang terjadi pada perubahan tegangan output setiap ada perubahan tegangan input. Delay yang terjadi pada rangkaian diakumulasi sehingga semakin banyak jumlah gerbang yang digunakan, delay akan semakin lama. Suatu persamaan logika bisa dibuat dengan gerbang logika NOR atau NAND saja.

Karena jumlah gerbang yang digunakan lebih sedikit, pada percobaan ini akan dibuat yang menggunakan gerbang NOR. Dengan menggunakan rangkaian penguju seperti pada percobaan 4, hasil yang didapat sebagai berikut:
A B Q

1. Daftar Pustaka [1] [2] Modul Praktikum Sistem Digital, 2011 S. Brown & Z. Vranesic, Fundamental of Digital Logic with VHDL Design 3rd Edition, 2009

Hasil ini menunjukkan bahwa rangkaian logika yang dibuat sudah benar.

Halaman