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MAX+plus II 9.23 Baseline.lnk

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TUTORIAL MAX + PLUS II

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

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INTRODUCCIN
La tecnologa de lgica programable est alcanzando niveles de integracin muy altos, es por eso hoy en da contamos con dispositivos que integran cientos de compuertas a millones de ellas, capaces de implementar los sistemas digitales ms complejos que el diseador pueda requerir para una aplicacin. Desde hace algunos aos atrs se viene utilizando el lenguaje VHDL como una de las alternativas de implementacin en dispositivos FPGA como CPLDs. Las herramientas de sntesis han ido mejorando considerablemente y han pasado a ser utilizados en ambientes acadmicos. Gracias al Internet ahora se puede acceder a un software especializado que hace algn tiempo era muy costoso. El presente tutorial pretende difundir an ms el uso del lenguaje VHDL en el diseo de sistemas digitales, a travs del software MAX+PLUS II de la empresa ALTERA. MAX+PLUS II ofrece una herramienta
de desarrollo para PC y Work-Station. Este software se convierte en una herramienta altamente integrada, de gran facilidad de uso, capaz de soportar todos los dispositivos de ALTERA. MAX+PLUS II proporciona un interfaz directo con VHDL y Verilog HDL . El MAX+Plus II permite tambin realizar la entrada del diseo

mediante esquemticos o mediante lenguajes de descripcin del hardware como es el VHDL. Ambos mtodos son totalmente comentados y desarrollados a lo largo del tutorial.

CONTENIDO
Entorno de diseo Max+plus II Pasos a seguir en un proceso de diseo en Max+plus II

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I.

El entorno de diseo Max+plus II

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El entorno de diseo en Max+plus II est visualizado en la fig. 1 y consta de las siguientes partes:

Figura 1. Barra de ttulo: Se encuentra en la parte superior de la ventana y muestra la ruta de acceso al proyecto activo. Barra de mens: Contiene las opciones correspondientes a las sub-aplicaciones (Compilador, Simulador, etc.). Barra de herramientas: Contiene los iconos de acceso directo a las opciones disponibles.

Los archivos de descripcin, simulacin, y las sub-aplicaciones activas se visualizan en ventanas dentro del entorno. Adicionalmente, puede aparecer una paleta de herramientas segn la subaplicacin activa.

II.

Pasos a seguir en un proceso de diseo en Max+plus II

Un diseo es realizado en Max+plus II en forma de proyecto. Un proyecto es la coleccin de archivos generados por el usuario o por el software, que corresponden al proceso de generacin de un circuito digital en particular. Todos los archivos pertenecientes a un proyecto deben tener el mismo nombre que el del proyecto, y estar ubicados en el mismo directorio que la ubicacin del proyecto. Los archivos del proyecto se clasifican en: Archivos de descripcin: de tipo grfico (.gdf), AHDL (.tdf), VHDL (.vhd), Verilog (.v), etc. Archivos de configuracin del proyecto (.acf). Archivos de simulacin (.scf). Archivos de programacin (*.pof, *.sof). Una secuencia de pasos muy usada en el diseo usando Max+plus II es la siguiente:

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1) Creacin del archiv o de diseo

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Para crear un nuevo archivo de descripcin VHDL, existen 3 opciones: Escoger la opcin New del men File. Hacer click en el icono de Nuevo archivo. Aparecer un cuadro de dilogo en el cual se pide seleccionar entre los tipos posibles de archivo. (ver fig 2)

Figura 2. Escoger la opcin Text Editor del men MAX+plus II.

En cualquiera de los tres casos, aparece una ventana de texto, donde el usuario escribir la descripcin HDL del diseo.

Figura 3. Para guardar el archivo: Se escoge la opcin Save del men File, O se hace click en el icono de Guardar Archivo.

2) Seleccin del proyecto


Antes de compilar el diseo, es necesario crear el proyecto respectivo. Para ello: Se escoge la opcin Project el men File y se selecciona la opcin Set Project To Current File. (ver fig. 4) O se usa la combinacin de teclas Ctrl + Shift + J.

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Figura 4.

3) Compilacin funcional del diseo


Para compilar el diseo seleccione MAX+plus II -> Compiler. Esta accin lanzar el programa Compiler (compilador). Seleccione Processing-> Functional SNF Extractor. Observe como cambia la ventana del compilador en la figura 5. Esta opcin permite simular el circuito sin retardos, idealmente, para observar nicamente su comportamiento lgico.

Figura 5.

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MAX+plus II mensaje Presione el botn Start. Si la descripcin ha sido realizada correctamente aparecer un9.23 Baseline.lnk de informacin. Presione OK para continuar

Los mensajes de informacin, advertencia y error que genera el compilador se listan en una ventana que se abre automticamente (ver fig. 6). Si cometi errores en la descripcin de su circuito, aparecern mensajes que darn informacin o pistas sobre el error cometido. Pulse el botn izquierdo del ratn dos veces sobre el mensaje correspondiente para ir a la fuente del error. Por ejemplo, cuando dos pines tienen el mismo nombre aparece el mensaje Siempre corrija el primer error de la lista, a veces aparecen otros errores que desaparecen automticamente cuando se corrigen los primeros.

Figura 6.

4) Creacin del archivo de simulacin


Para simular el funcionamiento del circuito debe crear un archivo de seales (extensin scf) con el Editor de Seales (Waveform Editor). Para ello: Seleccione File-> New... en la ventana que aparece seleccione Waveform Editor file, con extensin scf, luego pulse OK. Aparecer una nueva ventana conteniendo canales para las seales de estmulos (entradas) y los nodos de observacin (nodos internos y salidas) como la mostrada en la fig. 7.

Figura 7. Seleccione Node > Enter Nodes from SNF...; la siguiente ventana (fig. 8) aparecer en su pantalla.

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Figura 8.

1. 2. 3. 4.

Pulse el botn List Seleccione todos los nodos disponibles con el botn =>. Pulse el botn OK. La ventana ser actualizada con los canales seleccionados. Seleccione File->End Time... Aparecer una ventana para establecer el tiempo de simulacin. Por defecto es de un microsegundo (1us). Cuando no se indican, las unidades se colocan por defecto en nanosegundos (ns). (ver fig. 9)

Figura 9. 5. Seleccione Options-> Grid Size..., Aparecer una casilla, como la mostrada en la figura 10, para ajustar el tamao de la grilla de simulacin.

Figura 10. 6. Seleccione View->Fit in Window, para que el tiempo de simulacin cubra toda la regin de tiempos de la ventana de seales.

Para establecer los valores de las entradas Elija el canal de una seal de entrada pulsando sobre el mismo canal, en la regin de tiempos. Seleccione una porcin de la regin de tiempos haciendo click en un punto de inicio y, manteniendo presionado el botn izquierdo del ratn, cubra el espacio deseado. Luego libere el ratn. Presione sobre el botn 0 1 de la barra de herramientas mostrada en la figura 11. Forme los patrones de las seales de acuerdo a la tabla de verdad, variando las combinaciones de las entradas en cada intervalo.

Figura 11.

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7. Simulacin funcional del diseo


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Seleccione MAX+plus II -> Simulator para lanzar el programa Simulator (simulador) que se muestra en la figura 12.

Figura 12. Luego pulse sobre el botn Start. Y compruebe el funcionamiento de su circuito. En la figura 13 aparece la ventana del simulador que muestra los errores o advertencias que tiene el circuito al ser simulado.

Figura 13.

8. Compilacin fsica
La compilacin fsica comprende adems de la compilacin funcional la compilacin del circuito con un integrado que debe ser asignado antes de iniciar la compilacin. Analiza las frecuencias mximas alcanzadas y la distribucin de las celdas lgicas d integrado. La ventana que aparece en la el compilacin fsica se visualiza en la figura 14.

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Figura 14.

Para asignar el integrado se elige la opcin Device del men Assign y se pulsa OK. Haga la asignacin del dispositivo antes de proceder a la compilacin fsica en la ventana que muestra la figura 15.

Figura 15.

9. Anlisis de temporizacin
Al hacer un anlisis de temporizacin el entorno Max+plus II permite dos tipos de anlisis: el de retardo y el de mxima frecuencia de reloj. Para acceder a este anlisis se escoge la opcin Timing Analyzer del men Max+plus II, como se ve en la figura 16.

Figura 16.

Tambin se puede utilizar la Barra de Herramientas y seleccionar el icono correspondiente. (ver fig. 17)

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Timing Analyzer

Figura 17. Una vez seleccionado este anlisis se puede escoger entre: el Delay Matrix (fig. 18), que muestra una tabla de retardos entre las entradas y salidas del circuito; o el anlisis que muestra la Mxima Frecuencia del reloj (fig. 19) a la que puede trabajar el sistema.

Delay Matrix

Mxima Frecuencia de Reloj

Figura 18.

Figura 19.

10. Asignacin de pines o celdas


Antes de programar un dispositivo primero es necesario especificar qu pines del mismo sern usados y por qu seales de entrada o salida. Para ello, se selecciona la opcin Pin/location/chip del men Assign y a aparecer la ventana mostrada en la figura 20.

Figura 20.

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Se asigna a Node Name el nombre de la seal, se selecciona el nmero de pin, el tipo de la seal y se aade con Add a la lista. Se puede verificar la asignacin en el archivo que lleva el mismo nombre que la descripcin con la extensin .acf. Tambin se puede realizar la asignacin escribiendo directamente en ese archivo (ver fig. 21), indicando el nombre del archivo, el nombre de las seales, su tipo, el nmero de pin y el dispositivo.

Figura 21.

11. Nueva compilacin fsica


Con la correcta asignacin de pines se vuelve a compilar el diseo con la misma opcin (Timing SNF Extractor )

12. Programacin en el dispositivo


Para programar en un dispositivo se siguen los siguientes pasos:

Compile el circuito. Elija la opcin Programmer en el Menu Max+Plus II. (ver fig 22)

Figura 22.

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Aparecer el Menu JTAG, en este men seleccione la opcin Multi-Device JTAG Chain Setup como en la figura 23.

Figura 23.

Finalmente pulse la opcin Program que se muestra en la figura 25.

Figura 25.

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