Campus de Ilha Solteira

PROGRAMA DE PS-GRADUAO EM ENGENHARIA ELTRICA

Deteco de Falhas em Sistema de Distribuio de Energia

Eltrica Usando Dispositivos Programveis

FABIANO ALVES DE SOUZA

Orientador: Profa. Dra. Suely C. A. Mantovani

Dissertao apresentada Faculdade de

Engenharia - UNESP Campus de Ilha
Solteira, para obteno do ttulo de
Mestre em Engenharia Eltrica.
rea de Conhecimento: Automao.

Ilha Solteira SP
Setembro/2008

FICHA CATALOGRFICA
Elaborada pela Seo Tcnica de Aquisio e Tratamento da Informao
Servio Tcnico de Biblioteca e Documentao da UNESP - Ilha Solteira.

S729d

Souza, Fabiano Alves de.

Deteco de faltas em sistemas de distribuio de energia eltrica usando dispositivos programveis / Fabiano Alves de Souza. -- Ilha Solteira : [s.n.], 2008.
120 f.
Dissertao (mestrado) - Universidade Estadual Paulista. Faculdade de
Engenharia de Ilha Solteira. rea de conhecimento: Automao
Orientador: Suely Cunha Amaro Mantovani
Bibliografia: p. 92-95
1. Deteco de faltas. 2. Energia eltrica Distribuio. 3. VHDL (Linguagem descritiva de hardware). 4. Sistemas reconfigurveis.

Aos meus pais Orlando Manso de Souza e Maria Gislia

Aos meus irmos Fabrcia Alves, Irani Aparecida e Admilson Manso
Dedico

Aos amigos Adriano Cardoso, Carlos Antunes Febres

A minha orientadora Suely Cunha Amaro Mantovani
Ofereo

Agradecimentos
Primeiramente quero agradecer a Deus pela fora que Ele me proporcionou nesta
batalha.
Aos meus pais Orlando e Gislia pela fora, pelo apoio, pelo incentivo em muitas horas
e o principal que obtive deles: Orao.
A minha irm Fabrcia pelas horas em que eu a ocupei e pelo incentivo que sempre
recebi dela.
A minha namorada Luiza pelas horas de auxilio e incentivo. Te amo.
A minha orientadora Suely, por ter me agentado todos estes momentos e pela
oportunidade de ter trabalhado comigo neste projeto.
Aos amigos Marcelo Sanches, Elcio Alteris, Wesley Pontes, Renato de Aguiar
(Soneca), CRA, Marcelo (Pardal) e ao Carlos (Peruano).
Ao Departamento de Engenharia Eltrica pelo apoio financeiro na divulgao de
trabalhos.
Aos professores Prof. Dr. Nobuo Oki, Prof. Dr. Luis Gustavo Wesz da Silva por aceitar
fazer parte da banca examinadora.
Aos professores supelentes Dr. Jozue Vieira Filho, Dr. Marco Aparecido Queiroz
Duarte por estar dispostos a fazerem parte da banca.
Ao pessoal da seo da Ps Graduao, Onilda Naves de Oliveira Akasaki, Adelaide
Amaral dos Santos, entre muitos outros funcionrios da FEIS/UNESP.

O corao alegre serve de bom remdio, mas o esprito

abatido vir secar os ossos
Provrbios 17:22

Resumo
Atualmente as empresas do setor eltrico deparamse cada vez mais com as exigncias
do mercado energtico sendo obrigadas a assegurarem aos seus clientes bons nveis de
continuidade e confiabilidade no servio de fornecimento da energia eltrica e tambm
atender os ndices de continuidade do servio estabelecidos pela agncia reguladora do setor
eltrico (ANEEL Agncia Nacional de Energia Eltrica). Para alcanar estes objetivos alm
de investir na otimizao dos seus sistemas de transmisso e distribuio, as empresas
responsveis tm investido na automao de suas operaes, buscando alternativas que
reduzam os tempos de interrupo por faltas permanentes nos sistemas de potncia. Atravs
de informaes disponveis em uma subestao, possvel estabelecer um procedimento para
determinar e classificar condies de faltas, localizando o elemento de proteo acionado, e
assim fornecer o apoio tomada de deciso no ambiente de subestaes de sistemas de
distribuio de energia eltrica. Neste trabalho proposta uma metodologia que fornece
respostas rpidas (controle on line), para deteco e classificao de faltas em sistemas de
distribuio de energia eltrica

atravs de informaes analgicas disponveis em uma

subestao, tais como amostras de sinais de tenses e correntes na sada dos alimentadores,
com uma arquitetura reconfigurvel paralela que usa dispositivos lgicos programveis
(Programables Logics Devices PLDs) -FPGAs e a linguagem de descrio de hardware
VDHL (Very High Speed Integraded Circuit VHSIC). Para validar o sistema proposto,
foram gerados dados de forma aleatria, compatveis com informaes fornecidas em tempo
real pelo sistema SCADA (supervisory control and data-acquisition) de uma subestao real.
Os resultados obtidos com as simulaes realizadas, mostram que a metodologia proposta,
apresenta resultados satisfatrios, e tempos de respostas razoveis.

Palavraschaves Deteco de Faltas, Sistema de Distribuio, Linguagem de

Descrio de Hardware , Sistemas Reconfigurveis.

Abstract
Currently companies of the energy industry is facing increasingly with the requirements
of the energy market are obliged to ensure their customers good levels of continuity in service
and reliability of supply of electric energy and also meet the rates of continuity of service
established by the agency regulator of the energy industry (ANEEL - National Electric Energy
Agency). To achieve these goals than to invest in optimization of its transmission and
distribution systems, the companies responsible have invested in automation of its operations,
seeking alternatives that reduce the time of interruption by failures in the systems of
permanent power. Through information available in a substation, it is possible to establish a
procedure for identifying and classifying conditions of absence, finding the element of
protection driven, and thus provide support for decision-making within the environment of
substations to distribution systems for power. This work is proposed a methodology that
provides quick answers (control online), for detection and classification of faults in
distribution systems of electric energy through analog information available on a substation,
such as samples for signs of tensions and currents in the output of feeders, with an
architecture that uses parallel reconfigurable programmable logic devices (Programables
Logics Devices - PLDs)-FPGAs and the language of description of hardware - VDHL (Very
High Speed Circuit Integraded - VHSIC). To validate the proposed system, data were
generated at random, consistent with information provided by the system in real time SCADA
(supervisory control and data-acquisition) of a real substation. The results obtained with the
simulations conducted, show that the proposed methodology, presents satisfactory results, and
times of reasonable answers.

Keywords Fault Detection, Distribution Systems, Language of Description of Hardware,

Reconfigurable Systems.

Listas de Figuras

Figura 1.1.

Diagrama resumido de um sistema eltrico de potncia................................ 19

Figura 2.1.

Diagrama esquemtico de um sistema eltrico de potncia........................... 24

Figura 2.2.

Esquema de seletividade da proteo ............................................................ 28

Figura 2.3.

Zonas de proteo principal ........................................................................... 29

Figura 2.4.

Zona de proteo de retaguarda alimentadores........................................... 30

Figura 2.5.

Ligaes - TPs/TCs e IEDs............................................................................ 34

Figura 2.6.

Sistema SCADA tpico .................................................................................. 35

Figura 3.1.

Modelo de Santos para detectar faltas em sistema de potncia usando Redes

de Petri Coloridas........................................................................................... 39

Figura 3.2.

Sistema de deteco de faltas utilizando redes de Petri Hierrquica ............. 41

Figura 3.3.

Diagrama de blocos do sistema de deteco.................................................. 42

Figura 3.4.

Diagrama unifilar do alimentador simulado .................................................. 42

Figura 3.5.

Testes em bancada com sensores aplicados nas trs fases............................. 43

Figura 3.6.

Diagrama de blocos simplificado................................................................... 44

Figura 3.7.

Diagrama de Blocos com a localizao de faltas usando Redes Neurais ...... 45

Figura 3.8.

Emulao Eletrnica baseada no conceito de DNA ...................................... 47

Figura 4.1.

Estrutura de uma PROM tpica ...................................................................... 52

Figura 4.2.

PLA bsico (AND-OR) programveis nos dois planos ................................. 53

Figura 4.3.

Diagrama bloco do dispositivo da famlia MAX (Multiple Array

Matrix)

MAX7000 ...................................................................................... 55

Figura 4.4.

Arquitetura de um FPGA ............................................................................... 57

Figura 4.5.

Fluxo de um projeto ....................................................................................... 63

Figura 4.6.

Evoluo das famlias de PLDS da ALTERA ............................................... 65

Figura 4.7.

Comparao FPGA convencional x FPGA Stratix III................................... 66

Figura 4.8.

Arquitetura do Stratix III E EP3SE50............................................................ 66

Figura 5.1.

Tela de superviso de uma Subestao real................................................... 73

Figura 6.1.

Diagrama de Fluxo do Sistema ...................................................................... 79

Figura 6.2.

Arquitetura do Sistema de Deteco de Faltas .............................................. 80

Figura 6.3.

Circuito que compara os registradores de faltas e pr-faltas ........................ 81

Figura 6.4.

Simulao do controlador .............................................................................. 82

Figura 6.5.

(a) Esquemtico ilustrando a funo do registrador paralelo/paralelo........... 83

(b) Smbolo para o Registrador Quartus II Altera ....................................... 83

Figura 6.6.

Simulao do Registrador Paralelo/Paralelo.................................................. 83

Figura 6.7.

Simulao do Conversor 64,16X80 ............................................................... 84

Figura 6.8.

Esquemtico das Memrias ROMs................................................................ 84

Figura 6.9.

Simulao da Memria Rom ......................................................................... 85

Figura 6.10.

Simulao para o comparador mostrando uma falta ocorrida ....................... 85

Figura 6.11.

Bloco Esquemtico topo do projeto hierrquico............................................ 86

Figura 6.12.

Diagrama esquemtico para o Sistema de Deteco de Faltas ...................... 87

Figura 6.13.

Simulao 1, completa do Sistema proposto ................................................. 88

Figura 6.14.

Simulao 2, completa do Sistema proposto ................................................. 88

Listas de Tabelas
Tabela 4.1.

Principais tipos de chaves e tecnologia de fabricao ................................... 59

Tabela 5.1.

Probabilidade entre os Tipos de Faltas e Composio das mesmas .............. 69

Tabela 5.2.

Sinais Analgicos obtidos no alimentador C1 de uma SE real...................... 71

Tabela 5.3.

Sinais Digitais ................................................................................................ 72

Tabela 5.4.

Sinais analgicos em C1 e seus valores correspondentes.............................. 74

Listas de Abreviaturas e Siglas

AHDL

Altera- High Speed Integraded Circuit

A/D

Analgical/Digital

B-AT

Barramento de Alta

CLBs

Configurable Logic Block

CI

Circuito Integrado

CMOS

Complementary Metal Oxide Semicondutor

CPLD

Complexs Programmable Logic Device

DMS

Distribution Management System

EDL

Entrada de Linha

EEPROM

Electrical Erasable PROM

EPROM

Erasable PROM

FPAA

Field Programmable Analog Array

FPGA

Field-Programmable Gate Array

FPLA

Field Programmable Logic Array

HDL

Hardware Description Language

VHDL

Very High Speed Integraded Circuit VHSIC

IEDs

Intelligent Electronic Devices

INPI

Instituto Nacional da Propriedade Industrial

IOBs

Input/Outuput Blocks

I/O

Input e Output

PLA

Programables Logics Array

PLD

Programables Logics Devices

RAM

Random Access Memory

ROM

Read Only Memory

SCADA

Supervisory Control and Data Acquisition

SDF

Sistema de Deteco de Falta

SE

Subestao

SDL

Sada de Linha

TC

Transformadores de Corrente

TP

Transformadores de Potncia

UTR

Unidades Terminais Remotas

Sumrio
Captulo 1: Introduo ........................................................................................................... 17
Captulo 2: Subestao de Distribuio................................................................................. 23
2.1. Conceitos Bsicos de uma Subestao (SE)................................................................. 23
2.2. Subestao de Distribuio - Viso Geral .................................................................... 25
2.3. Sistema de Proteo...................................................................................................... 27
2.4. Automao de Subestaes .......................................................................................... 30
2.4.1-Sistema SCADA......................................................................................................... 32
2.5. Concluso ..................................................................................................................... 36
Captulo 3: Reviso Bibliogrfica em Deteco de Faltas .................................................... 37
3.1. Trabalhos Publicados para a Deteco de Faltas em SE .............................................. 37
3.2. Concluso ..................................................................................................................... 47
Captulo 4: Dispositivos Lgicos Programveis ................................................................... 49
4.1. Evoluo Tecnolgica .................................................................................................. 49
4.2. Dispositivos Lgicos Programveis (PLDs- Programmable Logic Device) ................ 51
4.2.1.Dispositivos PROM.................................................................................................... 51
4.2.2.Dispositivos PLA........................................................................................................ 52
4.2.3. Dispositivos CPLDs .................................................................................................. 53
4.2.4. Dispositivos FPGAs .................................................................................................. 55
4.3. Consideraes no uso de PLDs .................................................................................... 57
4.3.1. Arquitetura em Hierarquia de Projeto ....................................................................... 57
4.3.2. Paralelismo ................................................................................................................ 58
4.4. Caractersticas comuns aos Dispositivos Lgicos Programveis ................................. 58
4.4.1. Reconfigurao.......................................................................................................... 58
4.4.2. Tecnologia de Programao ...................................................................................... 59
4.4.3. Processo de realizao de um projeto........................................................................ 59
4.5. Linguagens de Descrio de Hardware ........................................................................ 60
4.5.1. Linguagem VHDL (Very High Speed Integrated Circuit Hardware
Description Language.......................................................................................................... 61
4.6. Principais Fabricantes dos PLDs .................................................................................. 64
4.7. Dispositivo Stratix III ................................................................................................... 65
4.8. Concluso ..................................................................................................................... 67
Captulo 5: Metodologia Proposta para Deteco de Faltas.................................................. 68
5.1. Faltas em Sistemas Eltricos ........................................................................................ 68
5.2. Tipos de Arquiteturas ................................................................................................... 75
5.2.1. Arquitetura Pipeline................................................................................................... 75
5.2.2. Arquitetura Superescalar ........................................................................................... 75
5.3. Concluso ..................................................................................................................... 75
Captulo 6: Arquitetura do Sistema de Deteco de Faltas ................................................... 77
6.1. Arquitetura.................................................................................................................... 78
6.2. Controlador................................................................................................................... 82
6.3. Registrador Paralelo/Paralelo ....................................................................................... 82

6.4. Conversor 64,16 x 80 ................................................................................................... 83

6.5. Memrias ...................................................................................................................... 84
6.6. Comparador .................................................................................................................. 85
6.7. Arquitetura Completa ................................................................................................... 86
6.8. Concluso ..................................................................................................................... 89
Captulo 7: Concluses Gerais e Sugestes para Trabalhos Futuros..................................... 90
7.1. Concluses Gerais ........................................................................................................ 90
7.2. Sugestes para Trabalho Futuro ................................................................................... 91
Referncias ............................................................................................................................ 92
Apndice A: Decodificador ................................................................................................... 96
Apndice B: Conversor ......................................................................................................... 98
Apndice C: Registrador Paralelo/Paralelo ........................................................................... 100
Apndice D: Memrias Roms ............................................................................................... 103
Apndice E: Comparador ...................................................................................................... 113
Apndice F: Conversor 64,16x80.......................................................................................... 115
Apndice G: Controlador....................................................................................................... 118
Anexo I: Artigo Publicado

120

Captulo 1
17
___________________________________________________________________________

Captulo 1
Introduo

Nos ltimos anos, devido ao crescimento da demanda de energia eltrica, as operaes

dos sistemas de potncia tornaram-se muito complexas. Este fato notrio no nmero de
interligaes entre os sistemas de proteo.
Os sistemas de transmisso e distribuio de energia eltrica tm apresentado um grande
crescimento em vista do aumento dos ncleos populacionais e principalmente devido ao
desenvolvimento Industrial. Este crescimento tem maior reflexo no sistema de distribuio,
pois so eles os circuitos terminais de fornecimento de energia. Portanto, o grande desafio s
concessionrias de distribuio hoje em dia fornecer energia eltrica aos seus consumidores
de maneira sustentvel e confivel.
A confiabilidade e a sustentabilidade do fornecimento de energia relacionados a
qualidade do produto, so fatores que atualmente esto sendo atingidos pelos projetos de um
Sistema de Proteo Robusto e o Investimento e Caracterizao de um Sistema de Automao

Captulo 1
18
___________________________________________________________________________
capaz de controlar em tempo real, grandes quantidades de informaes (JARDINI, 1996,
CAMINHA, 2004).
Um sistema de proteo para ser considerado robusto, deve ter caractersticas como
seletividade, rapidez, sensibilidade, segurana e economia (CAMINHA, 2004). Um sistema
de automao atualmente exige a instalao de equipamentos de aquisio de dados e
dispositivos (sensores, rels) remotamente controlados, com capacidade de processar as
informaes advindas do sistema de aquisio e suporte de funes de deciso.
Um sistema de Superviso e Controle muito conhecido atualmente o sistema SCADA
(Supervisory Control and Data Acquisition). O sistema SCADA conecta a subestao, onde
esto os equipamentos de medio, monitoramento e controle digitais ao centro de operao,
onde so coletados, armazenados, apresentados e processados os dados. Este sistema foi
desenvolvido pela DMS (Distribution Management System)
As tradicionais prticas de diagnstico de defeitos se baseiam no julgamento dos
operadores, levando em conta suas experincias em anlise e planejamento de aes
corretivas. Em subestaes automatizadas, durante a ocorrncia de uma falta, os sinais de
alarmes recebidos indicando anormalidade, caracterizam-se pelo status da atuao dos rels e
dos disjuntores. Na seqncia e em tempo mnimo, os operadores devem estimar a situao do
defeito (deteco, classificao e localizao). Em vista dos complexos sistemas atuais de
distribuio, realizar a automao de forma eficiente considerada uma tarefa difcil, se os
procedimentos adotados baseiam-se somente nos operadores humanos.
Por isso, as metodologias que utilizam a inteligncia artificial (Sistemas Especialistas
(SANTOS et al, 2007), Redes Neurais (MORETO, 2005), Lgica Nebulosa (DECANINI,
2008) so procedimentos disponveis atualmente, capazes de extrair conhecimentos e bastante
aplicados a processos complexos, como o caso da automao de subestaes.
Estas tcnicas tm sido usadas para auxiliar os operadores na execuo de rotinas de
forma segura, rpida e eficiente e no planejamento de aes corretivas. Estes recursos tm
proporcionados inmeras alternativas para realizar a automao de subestaes de forma
plena e eficiente.
Destacam-se tambm entre as mudanas que atingem o setor eltrico, as evolues dos
dispositivos tecnolgicos que fazem parte da distribuio de energia e possibilitam mais
segurana e eficincia.
Por outro lado, o benefcio e a comodidade proporcionados pela energia eltrica tornam
a populao dependente dos servios prestados pelas empresas de distribuio de energia

Captulo 1
19
___________________________________________________________________________
eltrica, de forma que a qualidade nestes servios uma exigncia atual do consumidor
(JARDINI, 2006).
A funo de um sistema eltrico de potncia disponibilizar energia eltrica de uma
forma segura, confivel, baixo custo e de qualidade. Este sistema composto de usinas
geradoras, linhas de transmisso e subestaes. A figura 1.1 apresenta um diagrama resumido
de um sistema eltrico de potncia.

Figura 1.1- Diagrama resumido de um Sistema Eltrico de Potncia (SAMPAIO, 2002).

Legenda:
G - Gerao
D - Equipamento de Disjuno
SE1 - Subestao Elevadora
SE2 - Subestao Distribuidora
SE3 - Subestao Distribuidora
LT - Linha de Transmisso
C - Carga ou Consumidor

Para gerar e fornecer energia eltrica dentro dos padres de qualidade e segurana, um
sistema de gerao, transmisso e distribuio de energia eltrica deve dispor de sistemas
altamente confiveis que permitem a reduo de tempo para se executar protees, causadas
por descargas atmosfricas, falhas de equipamentos, coliso, dentre outras.
Embora os sistemas modernos de superviso e controle, que constituem os sistemas de
proteo de uma subestao, possuam dispositivos tecnolgicos avanados, eles no esto
livres de sofrerem danos pela natureza, causando as falhas.

Captulo 1
20
___________________________________________________________________________
O equipamento de proteo em um sistema de distribuio de energia tem como
finalidades no somente evitar danos permanentes aos equipamentos, mas tambm, diminuir o
tempo de interrupo do fornecimento de energia causado por falhas.
A deteco de faltas em um sistema de distribuio de energia pode ser realizada de
duas formas, conforme prope (SAMPAIO, 2002):

Forma local - a deteco executada internamente em uma SE.

Forma centralizada- a deteco de faltas executada dentro de um sistema de

controle que contam com equipamentos do sistema SCADA central.

Neste trabalho est sendo proposto, um circuito ou arquitetura que atue prximo a um
sistema de aquisio de dados (em campo), atuando de forma rpida na deteco e diagnstico
de faltas, usando para isso dispositivos lgicos programveis - PLDs (Programables Logics
Devices) e a uma linguagem que permite a descrio de hardware como a VHDL(Very High
Speed Integraded Circuit VHSIC) para construir uma arquitetura reconfigurvel, tendo em
vista, reduzir no somente o tempo de atuao, mas tambm custos e o tamanho do projeto .

Objetivos
Este trabalho tem como objetivos:

Uma reviso de literatura, mostrando alguns trabalhos e sua metodologia sobre o

diagnstico de faltas em Sistemas Eltricos de Distribuio de Energia;

Aplicao de dispositivos lgicos programveis e a tecnologia dos circuitos

reconfigurveis, e o uso de uma linguagem de descrio de hardware.

Propor o desenvolvimento de uma arquitetura de um sistema digital capaz de

detectar e classificar faltas em um Sistema de Potncia;

Justificativa
Grandes investimentos esto sendo aplicados na modernizao e eficincia dos sistemas
de energia eltrica, em especial, nas subestaes agregadas aos sistemas de distribuio, para
a automao de suas operaes. A tecnologia da informao com suas tcnicas de
processamento e anlise de sinais, aliados tecnologia digital oferecem hoje, dispositivos
semicondutores de alta velocidade e grandes recursos. A partir da aquisio de dados, podemse desenvolver sistemas integrados que faam o processamento e a anlise de dados para
realizar o controle e a tomada de deciso no ambiente de subestaes. Somam-se a esses

Captulo 1
21
___________________________________________________________________________
fatores, as exigncias impostas pelos rgos reguladores e a abertura do mercado de energia,
fazendo com que as empresas e os profissionais de engenharia necessitem cada vez mais de
ferramentas efetivamente eficientes, capazes de analisar as informaes e apresentar
diagnsticos claros, com rapidez e preciso para auxiliar os profissionais no exerccio da
funo.
Uma subestao est sujeita as vrias perturbaes que podem ser causadas por
descargas atmosfricas, rompimento de cadeias de isoladores, acidentes, incndios,
queimadas, etc., gerando faltas do tipo curto-circuito (monofsicos, bifsicos e trifsicos).
Para tal, existem dispositivos capazes de detectar e disparar sinais para interromper a linha de
transmisso em que houve esta falta. Estes dispositivos so conhecidos como equipamentos
de proteo e so responsveis pela deteco e eliminao de faltas ocorridas, e devem operar
no menor tempo possvel, evitando que a integridade fsica do sistema seja comprometida
devido a estas faltas.
Diante dessa necessidade e com a evoluo dos equipamentos para aquisio,
processamento e transmisso de sinais eltricos, vrias tcnicas e algoritmos para localizao
de faltas em subestaes de distribuio de energia eltrica tm sido propostas (SAMPAIO,
2002, MORETO, 2005, DECANINI, 2008). Dentre as principais dificuldades encontradas
pela grande maioria das tcnicas empregadas na localizao das faltas, est a topologia da
rede que geralmente altamente ramificada, as variaes nas impedncias da rede devido
reconfigurao, a existncia ou no de co-gerao no alimentador considerado, a distribuio
e os nveis de cargas na rede que se refletem diretamente nas correntes e tenses pr-falta, as
sees da rede com condutores e o conhecimento exato da impedncia do sistema que se
encontra atrs da subestao (JARDINI, 1996, CAMINHA, 2004).
Visando a qualidade dos servios prestados, as empresas de gerao e distribuio de
energia eltrica, buscam alternativas que reduzam os tempos de interrupo dos servios de
fornecimento de energia devido s faltas permanentes nos sistemas de potncia. Atravs de
informaes disponveis em uma subestao, possvel estabelecer um procedimento para
determinar e classificar condies de faltas, localizando o elemento de proteo acionado,
fornecendo o apoio tomada de deciso no ambiente de subestaes de sistemas de
distribuio de energia eltrica.
A implementao desta metodologia s possvel, devido aos modernos sistemas de
aquisio e processamento de sinais eltricos nas subestaes de distribuio, onde existem
medidores equipados com unidades terminais remotas (UTR) (MC DONALD, 2003), o
conhecimento das condies topolgicas da rede em associao com modelos e tcnicas de

Captulo 1
22
___________________________________________________________________________
anlise de circuitos eltricos. Com isso, pode-se obter um sistema rpido e eficiente para
localizao de faltas e contribuir para que as concessionrias trabalhem com bons indicadores
de qualidade e continuidade de servio.

Metodologia
Para o estudo e desenvolvimento deste sistema, este trabalho considera o embasamento
conceitual, o desenvolvimento tecnolgico e as principais pesquisas na rea.
Este sistema foi baseado no artigo de Delgado (PERLAZA; DELGADO, 2005) onde em
sua pesquisa, foi utilizada a teoria de um chip de DNA para detectar faltas em um sistema de
potncia.
Para o entendimento terico foram realizadas pesquisas, compreendendo a importncia
de dispositivos de proteo em um sistema de distribuio de energia eltrica. Primeiramente,
foram estudados conceitos relacionados a uma subestao e sistemas digitais. Em seguida,
estudos foram realizados para desenvolver um dispositivo que permitiria a criao de diversos
componentes computacionais. Por fim, foram simulados exemplos e desenvolvida uma
arquitetura para atingir os objetivos propostos inicialmente.

Organizao do texto
O trabalho est organizado em 7 captulos. No capitulo 2 apresentam-se os conceitos
que regem uma subestao e seus principais equipamentos utilizados para proteo e
distribuio de energia eltrica. No captulo 3 apresenta-se a reviso de literatura sobre o
diagnstico de faltas. No captulo 4 so detalhadas as tecnologias reconfigurveis, onde
aborda-se principalmente os dispositivos CPLDs e FPGAs, de forma a constituir o
embasamento necessrio para compor a plataforma de aplicao para este trabalho. No
captulo 5, trata-se da metodologia proposta para a deteco de faltas e sinais de uma SE.
Tambm neste captulo descrevem-se os parmetros que serviro para o entendimento da
arquitetura proposta. Apresenta-se no captulo 6 a arquitetura final do sistema com algumas
simulaes. Finalmente, as concluses finais e sugestes para futuros trabalhos so
apresentadas no captulo 7, seguido das Referncias Bibliogrficas.

23

Captulo 2
Subestao de Distribuio
Neste captulo apresentam-se os conceitos bsicos de proteo e automao de
subestaes de distribuio de energia eltrica, tema abordado nesta dissertao e importante
para o entendimento deste trabalho.

2.1 Conceitos Bsicos de uma Subestao (SE)

Os sistemas eltricos de potncia, de modo geral, podem ser divididos basicamente em:
gerao, transmisso, subtransmisso e distribuio. Em cada parte do sistema eltrico, h a
necessidade de se reduzir e elevar, de maneira conveniente, os nveis de tenso de modo que o
transporte de energia eltrica seja econmico e, portanto vivel. As subestaes de energia
eltrica interconectam de maneira confivel e segura o sistema eltrico considerando os
diversos nveis de tenso ao longo de seu percurso. Na Figura 2.1 ilustra-se um sistema
eltrico de potncia tpico.

Captulo 2

24

__________________________________________________________________________________________

Linha de
Transmisso

Subestao de
Gerao rea A

Linha de
Subtransmisso

Subestao

Grandes
Consumidores

Subestao de
Gerao rea B

Subestao de
Distribuio

Gerao
Prpria

Alimentador
Primrio

Grandes
Consumidores

Alimentador
Secundrio

Consumidores

Transformador
de Distribuio

Sistema de Distribuio

Figura 2.1- Diagrama esquemtico de um sistema eltrico de potncia.

Algumas tenses tpicas em cada parte do sistema eltrico so:

a) Gerao (hdrica, trmica, nuclear, diesel, fontes no convencionais): 6,6; 10,5; 11;
13,8; 15,75; 21 e 33 kV;
b) Interconexo entre reas de gerao: 220, 400, 500, 750, 765, 800 kV etc.;
c) Subtransmisso em alta tenso: 33, 66, 110, 132, 220 kV;
d) Alimentadores primrios: 3,3; 6,6; 11,2; 13,8; 15; 22; 33 e 66 kV;
e) Alimentadores secundrios: 127; 220; 230; 240; 380; 400 V.
O sistema eltrico da Figura 2.1 composto de quatro subestaes de energia eltrica:
duas subestaes de gerao A e B, uma subestao de subtransmisso e uma subestao de
distribuio.
A confiabilidade e a sustentabilidade do fornecimento de energia eltrica esto
relacionadas com a qualidade e disponibilidade da energia nos pontos de consumo. Deve-se
ter em mente que o projeto do arranjo da subestao varia muito de concessionria para
concessionria, da regio em que ser construda a subestao, que tipo de carga se destina, o
quanto importante essa carga e principalmente quanto concessionria est disposta a
investir no arranjo de sua subestao etc.

Captulo 2

25

__________________________________________________________________________________________

2.2- Subestao de Distribuio - Viso Geral

So vrios os equipamentos existentes em uma subestao de distribuio, tais como:
Barramentos;
Linhas e alimentadores;
Equipamentos de manobra e disjuno: disjuntores, chaves seccionadoras;
Equipamentos de transformao: transformadores de potncia, transformadores de
instrumentos de potencial (TP) e de corrente (TC), e de servio;
Equipamentos de proteo: rels (primrio, retaguarda e auxiliar), pra-raios e
malha de terra;
Equipamentos de compensao: reatores e capacitores.
As subestaes so compostas por conjuntos de elementos, com funes especficas no
sistema eltrico, denominados vos (bays) que permitem a composio da subestao em
mdulos. As subestaes de distribuio, usualmente, so compostas pelos seguintes vos:
entrada de linha (EDL); sada de linha (SDL); barramentos de alta (B-AT) e mdia (B-MT)
tenso; vo de transformao (TF); banco de capacitor ou vo de regulao (BC) e sada de
alimentador (AL).
Em uma subestao os servios auxiliares so de grande importncia para sua operao
adequada e contnua. Os servios auxiliares so do tipo:
Servios auxiliares de corrente alternada:
Fonte: transformador de servios auxiliares tipicamente :13.800/380-220
V;
Cargas: casa de comando, iluminao/tomada do ptio, retificador, etc;
Servios auxiliares de corrente contnua:
Fonte: retificador/carregador e banco de bateria tipicamente: 125 Vcc;
Cargas: componentes do sistema digital (rels, etc.), funcionais dos
equipamentos, motores dos equipamentos, iluminao de emergncia.
As funes em uma subestao so:
Monitorao de "status" de equipamentos;
Medio;
Proteo de linha, transformadores, barra, reator, etc;
Superviso das protees;
Religamento automtico;

Captulo 2

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Localizao de falta na linha;

Telecomandos;
Proteo de falha de disjuntor;
Intertravamentos;
Monitorao de sobrecarga em transformadores;
Controle de tenso;
Fluxo de reativos;
Corte seletivo de cargas;
Sincronizao;
Alarmes em geral;
Registro de seqncia de eventos;
Oscilografia;
Interface Homem-Mquina (IHM);
Impresso de relatrios;
Interface com os Centros de Operao de Distribuio (CODs);
Auto-diagnstico.

Todos os vo da subestao devem possuir dispositivos de proteo (rels) e

equipamentos de manobra e disjuno com a finalidade de limitar os impactos proporcionados
por faltas (curtos-circuitos) no sistema eltrico. Uma falta pode ser temporria ou permanente.
As faltas temporrias so aquelas em que havendo a operao de um equipamento de proteo
desaparece a causa do defeito e o sistema funciona normalmente depois de religado (SATO,
2003).
Aproximadamente cerca de 80% das faltas que ocorrem nos sistemas de distribuio so
faltas temporrias (CPFL, 2003) que tem como causas mais comuns, descargas
atmosfricas, contatos momentneos entre condutores, abertura de arco eltrico e materiais
sem isolao adequada.
As faltas permanentes so aquelas em que necessria a interveno do homem para
que se corrija o defeito causador da interrupo antes de se religar o equipamento operado.
Dentre as vrias causas de faltas permanentes tm-se a quebra de um cabo, coliso de um
veculo com um poste etc.

Captulo 2

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Eventualmente, uma falta do tipo temporria pode se transformar em uma falta do tipo
permanente caso no haja uma operao adequada dos equipamentos de proteo.
2.3- Sistema de Proteo
A principal finalidade do sistema de proteo proteger o sistema eltrico contra
possveis faltas, permanentes ou temporrias.
Para que o sistema de proteo cumpra adequadamente com a sua finalidade ele deve:

Isolar a menor parte possvel do sistema no caso de alguma falta, ou isolar o curtocircuito to prximo quanto possvel de sua origem;

Efetuar o isolamento do curto-circuito em um tempo mnimo a fim de reduzir os

danos aos condutores e equipamentos.

Para conseguir alcanar os objetivos para os quais a proteo projetada um sistema de

proteo deve apresentar (ACKERMAN,2006, ANDERSON, 1999, CPFL, 2003):
a) Seletividade: a proteo deve somente isolar a parte do sistema atingida pelo
defeito/falta, mantendo a continuidade do servio das demais partes do sistema. A
seletividade determina a coordenao da proteo. Esta pode ser definida como o ato ou efeito
de dispor dois ou mais equipamentos de proteo em srie segundo certa ordem, de forma a
atuarem em uma seqncia de operao preestabelecida. O objetivo da coordenao ento
evitar que faltas temporrias causem a operao de dispositivos de proteo que no tenham
religamentos automticos e que, no caso de defeitos permanentes, a menor quantidade
possvel do sistema fique desligada. O estudo da coordenao e da seletividade feito pela
superposio das curvas caractersticas tempo versus corrente dos diversos equipamentos em
um grfico bi-log, com o objetivo de definir as temporizaes mais adequadas para cada
equipamento.
Premissas da seletividade:
Solicitao de todas as protees situadas entre a fonte e o ponto de defeito;
Somente a proteo mais prxima ao ponto de defeito deve atuar, isolando
completamente o componente defeituoso e desligando a menor poro do sistema
eltrico. Na Figura 2.2 ilustra-se como deve operar um esquema de proteo
seletivo.

Captulo 2

28

__________________________________________________________________________________________

Figura 2.2-Esquema de seletividade da proteo.

b) Rapidez e velocidade: capacidade de resposta no menor tempo possvel de modo a:

Assegurar a continuidade do suprimento e a manuteno de condies normais de
operao nas partes no afetadas do sistema;
Auxiliar na manuteno da estabilidade do sistema pela remoo do distrbio
antes que este se espalhe e conduza a uma perda de sincronismo e
conseqentemente ao colapso do sistema de potncia;
Evitar ou reduzir a extenso dos danos ao sistema.
c) Sensibilidade: capacidade do sistema de proteo de identificar uma condio
anormal que excede um valor limite ou de pickup para a qual inicia uma ao de
proteo quando as quantidades sentidas excedem o valor limite. A sensibilidade referese ao nvel mnimo de operao - corrente, tenso, potncia, etc. - de rels ou de
esquemas de proteo. a capacidade de resposta dentro de uma faixa esperada de
ajuste, ou seja, a capacidade da proteo responder s anormalidades nas condies de
operao, e aos curtos-circuitos para os quais foi projetada.

d) Confiabilidade: probabilidade de um componente, equipamento ou sistema funcionar

corretamente quando sua atuao for requerida. A confiabilidade baseia-se na certeza

Captulo 2

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__________________________________________________________________________________________

de uma operao correta mediante a ocorrncia de uma falta os dispositivos de proteo

devem operar na presena das faltas que esto dentro da zona de proteo; e na segurana que
mede o grau de certeza de no haver operao indesejada estes dispositivos no devem
operar desnecessariamente para faltas fora da zona de proteo ou na ausncia de faltas no
sistema.
O sistema de proteo deve ser seguro, ou seja, em caso de defeito ou condio
anormal, a proteo nunca deve falhar ou realizar uma operao indevida. A operao
incorreta ou intempestiva de um dispositivo pode ser atribuda a: projeto incorreto do sistema
de proteo, ajuste incorreto do rel, testes incorretos com os rels, instalao incorreta ou
degradao em servio.
Um sistema de proteo seguro implica em apresentar uma segunda proteo, ou
proteo de retaguarda (backup) no caso de falha da proteo principal. Na Figura 2.3
ilustram-se as zonas de proteo principal de uma subestao.

Figura 2.3- Zonas de proteo principal.

A zona de proteo principal responsvel pela proteo principal da seo delimitada

por ela. Deste modo, caso ocorra uma falta em uma determinada seo, o dispositivo de
proteo responsvel pela zona principal ser o primeiro a sentir a corrente de curto-circuito e
tentar eliminar a falta. Caso a proteo principal falhe, ou seja, estes dispositivos falhem a

Captulo 2

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__________________________________________________________________________________________

proteo secundria ou de retaguarda deve atuar. Na Figura 2.4 ilustrada a zona de proteo
de retaguarda dos alimentadores.

Figura 2.4- Zona de proteo de retaguarda alimentadores.

e) Economia: o sistema de proteo deve ter sua implantao vivel economicamente,

evitando-se um nmero excessivo de dispositivos de proteo.
Quando todos ou parte desses requisitos so alcanados a proteo traz benefcios para
o sistema eltrico, como: menores danos aos materiais e equipamentos (alimentadores,
transformadores, instalaes etc); menores custos de manuteno (combustveis, transportes,
mo de obra etc); maior vida til dos materiais e equipamentos; menores nmeros de
desligamentos e consumidores atingidos por faltas no sistema; maior segurana e melhoria da
imagem da empresa junto aos consumidores.

2.4 -Automao de Subestaes

A confiabilidade e a sustentabilidade do fornecimento da energia esto relacionadas
com a qualidade do produto determinada, principalmente, atravs da disponibilidade da
energia eltrica nos pontos de consumo. Essas duas premissas so alcanadas atravs de:
a) Projeto e implementao coerente de um sistema de proteo robusto;

Captulo 2

31

__________________________________________________________________________________________

b) Investimento e caracterizao de um sistema de automao capaz de manipular

grande quantidade de informao de forma segura e confivel em tempo real, advinda do
sistema de proteo e controle (ACKERMAN,2006, JARDINI, 1996, McDONALD, 2003).
A caracterizao de um sistema de automao adequado conseguida, basicamente,
atravs da (ACKERMAN,2006, LIYANAGE, 2008, McDONALD, 2003).:

Instalao de equipamentos de aquisio de dados e dispositivos remotamente

controlados;

Capacidade de processamento de informao e suporte de funes de deciso.

A instalao de equipamentos de aquisio de dados traduzida pela implementao de

um sistema SCADA (Supervisory Control and Data Acquisition). O sistema SCADA pertence
ao DMS (Distribution Management System) e tem a funo de conectar dois ambientes
distintivamente diferentes: a subestao, onde ficam os equipamentos de medida,
monitoramento e controle digitais e o centro de operao, onde so coletados, armazenados,
mostrados e processados os dados (GAUSHELL ; BLOCK, 1993).
A instalao de dispositivos remotamente controlados ou IEDs (Intelligent Electronic
Devices) alocados de forma independente, ou seja, conectados diretamente no sistema
SCADA ou controlados atravs de RTUs (Remote Terminal Unit), ajudam a reduzir o tempo
de chaveamento e os custos em relao operao manual. Poucas operaes manuais
tambm contribuem para reduo de possveis erros humanos. Tambm, as instalaes de
equipamentos de aquisio de dados e dispositivos remotamente controlados permitem um
monitoramento mais efetivo da rede.
A capacidade e eficincia do processamento de informao so alcanadas atravs da
perfeita integrao entre os dispositivos presentes na subestao. Essa integrao
consolidada atravs da arquitetura da rede de comunicao empregada e da traduo dos
protocolos utilizados por cada dispositivo conectado rede.
As funes de deciso (ACKERMAN, 2006, McDONALD, 2003) esto relacionadas
implementao de softwares nas subestaes de maneira a auxiliar os engenheiros e
operadores do sistema. Estes softwares so desenvolvidos com o objetivo de realizar de
maneira total ou parcial vrias funes, entre elas, o enfoque que est sendo proposto, a
deteco de faltas.

A deteco de faltas est relacionada com a deteco de defeitos nos componentes do

sistema eltrico e consiste da anlise e interpretao dos alarmes devido a esses defeitos. A

Captulo 2

32

__________________________________________________________________________________________

deteco pode ser efetuada de forma local ou centralizada. Deteco de faltas efetuada de
forma local est limitada a ambientes como subestaes e usinas geradoras de energia eltrica
e tem como objetivo fornecer diagnstico de faltas aos operadores e centros de controle destas
unidades especficas.
2.4.1-Sistema SCADA
Os sistemas de automao tipicamente tm uma ou mais conexes para o exterior do
sistema. Conexes de comunicaes comuns incluem centros de operao, escritrios de
manuteno e centros de engenharia. A maioria dos sistemas de automao conecta-se atravs
de um sistema SCADA tradicional servindo s necessidades de operao em tempo real da
subestao que controlada atravs dos centros de operaes por meio de uma rede de
comunicao (ACKERMAN,2006).
De fato, o sistema SCADA bsico interconecta dois ambientes distintos: a subestao e
o centro de operaes. Interfaces para equipamentos da subestao e fontes de converses e
comunicaes completam o sistema. O ponto terminal para um sistema SCADA tradicional
uma RTU onde ocorre a interface entre a comunicao e os equipamentos da subestao.
As RTUs coletam medidas do sistema eltrico, transmitem essas medidas para um
centro de operaes, onde o SCADA central apresenta-as aos operadores atravs de uma IHM
(Interface Homem-Mquina). A IHM permite ao operador monitorar e controlar todos os
parmetros do sistema eltrico em tempo real. Isso feito utilizando programas dedicados
implementados em plataformas grficas, tipo Windows ou Linux. .
De maneira geral uma IHM inclui as seguintes funes principais:

Controle de acesso: diferentes nveis de acesso podem ser definidos para diferentes

grupos de funcionrios. Por exemplo, os operadores devem ter completo acesso ao display e
as funes de controles enquanto o pessoal da manuteno tem acesso restrito.

Mapeamento: mapa grfico em duas dimenses de representao do sistema de

potncia dividido em vrias camadas. Essas camadas podem conter diferentes representaes
do sistema. Por exemplo, o nvel 1 mostra o sistema eltrico inteiro, o nvel 2 a subestao, o
nvel 3 um resumo do estado dos alimentadores principais do sistema etc.

Displays tabulares: lista os dados referentes aos dispositivos da subestao. Por

exemplo, um display tabular pode listar todos as RTUs da subestao e seus estados em/fora
de servio, valores de potncia, relaes de TCs e TPs etc.

Captulo 2

33

__________________________________________________________________________________________

Displays de tendncia: mostra graficamente a variao no tempo dos dados

coletados no sistema. Os dados podem ser escolhidos pelo operador.

Display de alarmes: funciona equivalente a um anunciador de alarmes, mostrando

todos os alarmes informados pelo sistema, sejam alarmes da proteo, falha de comunicao,
abertura e fechamento de disjuntores etc.
Geralmente, essas medidas so fluxos de potncia ativa e reativa (watt e var), tenses e
correntes. Entretanto, outras medidas do tipo: nveis de tanques de leo, presso, posies do
tap e ventilao dos transformadores, so comuns. Estas medidas possuem caractersticas
analgicas e, portanto, so atualizados periodicamente de tal modo que o operador possa ser
assegurado de que o dado que aparece na tela do monitor real.
O sistema SCADA central monitora a entrada de fluxo de variveis analgicas e
bandeirola (destaca) com warnings e alarmes os valores de grandezas eltricas que esto fora
dos limites preestabelecidos para alertar o operador do sistema. Este sistema quase sempre
fornece meios para os operadores do sistema controlarem os equipamentos da subestao. Isto
inclui: disjuntores, chaves seccionadoras, ventilao e taps de transformadores.
As medidas constituem uma ponte que leva grandezas do sistema fsico para a tela dos
monitores nos centros de operaes. Assim os sistemas de medidas transformam o mundo
fsico em um mundo digital e constituem um aspecto crtico do sistema SCADA e do sistema
de automao.
A principal funo do sistema SCADA ou sistema de automao medir as atividades
dos sistemas de energia, processando as medidas e relatando os dados aos centros de
operao. A fonte dos dados medidos so TPs e TCs.
Os valores de tenso e corrente medidos pelos TPs e TCs, respectivamente, so
injetados em dispositivos conhecidos como IEDs. Estes possuem recursos valiosos capazes de
disponibilizar informaes importantes sobre o sistema, seja ela operacional ou no
operacional, necessrias a muitos grupos de usurios dentro da concessionria de energia em
um ambiente integrado. O desafio das concessionrias ento determinar um padro de
integrao que possa vir de encontro com suas necessidades especficas.
IEDs so definidos como qualquer dispositivo incorporando um ou mais processadores
com capacidade de receber ou transmitir dados/controles de/ou para uma fonte externa
(medidores multifuncionais eletrnicos, rels digitais, CLPs - Controladores Lgico

Captulo 2

34

__________________________________________________________________________________________

Programveis etc) (McDONALD, 2003). Na Figura 2.5 ilustra-se um esquema de ligao de

TPs/TCs e IEDs.
Com a ascenso do uso de IEDs e o desenvolvimento de RTUs mais modernas a
tendncia destas no mais ser dispositivos de medio. Em sistemas de automao atuais as
RTUs podem executar a funo de coleta de dados de IEDs.

Figura 2.5- Ligaes - TPs/TCs e IEDs (ACKERMAN,2006) e ( McDONALD, 2003).

Do mesmo modo que a RTU conecta-se diretamente ao sistema SCADA, os IEDs

tambm o podem fazer. Deste modo, os comandos de controle dos centros de operao podem
passar atravs da RTU ou diretamente para a rede da subestao at alcanar os IEDs
configurados para controlar um determinado dispositivo. Usualmente, distribuindo o controle
e o monitoramento atravs de mltiplos dispositivos, requer da concessionria de energia
condies de trabalho que exigem cooperao entre operao da subestao, manuteno e
proteo.
A arquitetura dos Sistemas SCADA modernos tm tanto software como hardware com
arquiteturas distribudas. Nestas o processamento de dados distribudo entre vrios

Captulo 2

35

__________________________________________________________________________________________

computadores e servidores que se comunicam entre si atravs de uma rede LAN (Local Area
Network) dedicada (ACKERMAN,2006).
Outra caracterstica importante dos sistemas SCADA modernos sua arquitetura aberta.
Esta caracterstica permite interconectividade com outros sistemas. Sistemas abertos so
importantes porque permitem a possibilidade de interfaceamento com produtos de outros
vendedores. Apesar do fato da maioria dos vendedores oferecerem sistemas abertos s
concessionrias, eles ainda desenvolvem suas prprias IPAs (Interface de Programao de
Aplicao) instaladas no computador central que contm a IHM. A IPA possui mdulos
dedicados de programas capazes de se comunicar utilizando objetos comuns e mecanismos de
troca de dados. Na Figura 2.6 mostra-se a arquitetura distribuda de um sistema SCADA
tpico.
IHM

Monitor

IHM

Monitor

Monitor

Teclado

Monitor
Teclado

LAN Dual

Servidor de
Comunicao
(Roteador)
Servidor de
Aplicaes 1

Servidor de
Aplicaes n

Comunicao
Front-End
(CLP)

Outros Centros
de Controle
RTUs

Figura 2.6-Sistema SCADA tpico (ACKERMAN,2006).

Os servidores de aplicaes tm a caracterstica de possuir grande capacidade de

processamento. Assim eles podem comportar os seguintes subsistemas:

Ncleo SCADA: servidor usado principalmente para funes de processamento

de dados.

Base de Dados: suporta a base de dados de todo o sistema.

Captulo 2

36

__________________________________________________________________________________________

Aplicaes avanadas: suporta todas as aplicaes do DMS. A principal

caracterstica desse servidor a alta capacidade de processamento.

Base de dados histrica: suporta a base de dados que contm todos os dados
histricos. As informaes provenientes desses dados podem ser usadas para
estudos futuros e treinamento dos operadores.

Configurao e administrao: controle, gerenciamento e manuteno do sistema

SCADA. Este servidor pode gerenciar o modo de operao de cada servidor e
controlar funes como backup do sistema.
A comunicao front-end, geralmente concebida utilizando CLPs tem a funo de
aquisio de dados das RTUs e dispositivos de campo, como rels, chaves seccionadoras,
contatores, disjuntores etc. Os CLPs executam funes tais como automatizao de
chaveamentos, intertravamentos e segurana.
O servidor de comunicao ou roteador possibilita a troca de dados ou arquivos em
tempo real com outros centros de controle.
Alm das consideraes anteriores, deve-se atentar para o fato de que o sistema
mostrado na Figura 2.6 possui uma rede LAN dual composta de duas redes funcionando
paralelamente. Este tipo de configurao utilizado para assegurar ao sistema SCADA alta
disponibilidade, operao contnua e flexibilidade na manuteno. Assim se um computador
ou uma rede falhar todas as comunicaes sero chaveadas para o computador e a rede que
esto em correto funcionamento.

Concluso
Neste captulo foram apresentadas teorias relacionadas aos projetos de controle e
proteo de subestaes de distribuio de energia eltrica e assuntos relacionados a
automao de um sistema de subestaes de distribuio de energia eltrica, nos quais
fornecem toda a base para a compreenso e motivao do desenvolvimento de um sistema
para deteco de faltas proposto neste trabalho.

37

Captulo 3
Reviso Bibliogrfica em Deteco de
Faltas
Ao longo do tempo, devido s diversas perturbaes a que esto sujeitas as subestaes,
tem havido a necessidade de mudanas nos sistemas de distribuio de energia, para que
tornem-se cada vez mais eficientes. Com este objetivo, so vrios os trabalhos que estudam
procedimentos eficazes, para a deteco de faltas em tempo mnimo, para que no causem
danos a equipamentos e aos usurios do sistema.
Neste captulo, comenta-se alguns exemplos de sistemas que tem sido propostos para
solucionar estes problemas, melhorando o desempenho dos sistemas de distribuio de
energia. Inclusive o artigo no qual se baseia este trabalho.

3.1 Trabalhos Publicados para a Deteco de Faltas em SE

So vrios os trabalhos publicados com proposta de minimizar os tempos de interrupo
dos servios por faltas permanentes nos sistemas de potncia. Diferem principalmente, na
metodologia empregada em cada um, como Rede de Petri Colorida, prope, portanto uma

Captulo 3
38
___________________________________________________________________________
soluo por software, outros trabalham com Inteligncia Artificial, Redes Neurais e Lgica
Nebulosa, tambm solues por software, todos se utilizam de informaes e recursos de
sistemas de aquisio de dados, disponibilizados na maioria das concessionrias de gerao e
distribuio de energia eltrica, atualmente. E ainda algumas solues por hardware como as
de Delgado et al (PERLAZA; DELGADO, 2003).
Santos et al (SANTOS et al, 2007), publicou recentemente o trabalho sob o ttulo,
Sistema de Diagnstico de Faltas para Sistemas Eltricos baseado em Redes de Petri
Colorida. Neste trabalho proposto um Sistema de Diagnstico de Faltas baseado em Redes
de Petri Coloridas. O objetivo deste sistema o de simplificar o trabalho do operador dos
sistemas de potncia, apresentando um diagnstico rpido e preciso para eventos ocorridos em
subestaes e rede eltrica. O sistema de diagnstico de faltas possui trs camadas, uma
interface de entrada que filtra os dados advindos do SCADA e os converte em marcao
inicial para a rede de Petri colorida localizada na segunda camada. A sada da rede de Petri
ento interpretada na terceira camada, resultando em um sucinto relatrio que contm a
localizao da falta, o tipo de falta, a(s) fase(s) em falta, e se houve falha de rels e disjuntores
no processo de eliminao da falta.
Neste sistema foram utilizados dados de uma ocorrncia real das SEs de Carir e Araras,
desde as informaes do SCADA at a emisso do diagnstico, como forma de demonstrar o
funcionamento correto. Mostra-se na figura 3.1, o modelo da rede de Petri desenvolvida por
Santos.

Captulo 3
39
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Figura 3.1 Modelo de Santos para detectar faltas em sistema de potncia usando Redes de
Petri Coloridas (SANTOS et al, 2007).

Segundo Santos, a utilizao das redes de Petri Coloridas se mostrou uma ferramenta
adequada para desenvolvimento de SDF (Sistema de Deteco de Faltas), capaz de
diagnosticar faltas tanto em sistemas de transmisso como em subestaes. Conclui em seu
trabalho que os testes realizados apresentaram respostas satisfatrias mostrando, a eficcia
desta ferramenta na deteco de faltas, proporcionando aos operadores um enorme auxlio na
tomada de deciso.
Um outro trabalho usando metodologia

idntica o de Sampaio, tema de sua

dissertao defendida em 2002, Sistema de Diagnstico de Faltas para Subestaes baseado

em Redes de Petri Coloridas, (SAMPAIO, 2002). A diferena entre as redes se encontra na
distino dos tokens (marcas ou informaes atribudas), alm disso, as redes de Petri
Colorida reduzem o tamanho do modelo de uma rede.

Captulo 3
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___________________________________________________________________________
Sampaio props uma metodologia distribuda para implementao de Sistemas de
Diagnstico de Falta (SDF) para uma Subestao (SE), baseado em Redes de Petri Coloridas
Hierrquicas (RPC-H). O SDF proposto visou filtrar as informaes que chegam aos
operadores do sistema eltrico de potncia, tornando a tarefa de diagnstico de falta menos
estressante, mais rpida e menos susceptvel a erros. O modelo desenvolvido foi aplicado na
SE digitalizada de Beberibe que parte integrante do sistema eltrico de potncia da
Companhia Energtica do Cear COELCE. Mostra-se na figura 3.2 uma parte do sistema
em Redes de Petri Hierrquica.
Este sistema, segundo Sampaio, permite informar ocorrncias de faltas mais rpidas e
precisas. Com essa rapidez os clientes contam com um melhor atendimento e maior satisfao
em obter uma energia segura constantemente e torna mais fcil executar a tarefa de
diagnstico de faltas pelos operadores.
Sampaio conclui seu trabalho, afirmando ser esta tcnica realmente adequada para a
modelagem, anlise e validao de sistemas de diagnsticos de falta, baseado nos testes
realizados na SE BBR1 que apresentou diagnsticos corretos em todas as faltas que foram
simuladas.

Cdigo da SE de Beberibe

Captulo 3
41
___________________________________________________________________________

Figura 3.2 Sistema de Deteco de Faltas utilizando Redes de Petri Hierrquica

(SAMPAIO, 2002).

Usando Lgica Nebulosa ou Fuzzy, Decanini (DECANINI, 2008) desenvolveu um

modelo para a Deteco e classificao de faltas de Curto-circuito em Sistemas de
Distribuio de Energia Eltrica.
Decanini desenvolveu algoritmos inteligentes modulares, visando executar o
diagnstico de defeitos de forma robusta e rpida, sem a necessidade do operador conhecer as
estruturas a serem usadas. Os mdulos tero a capacidade de detectar e classificar faltas de
curtos-circuitos, fornecendo o tipo e o nvel de impedncia do defeito. Para isso, usa as

Captulo 3
42
___________________________________________________________________________
informaes de corrente eltrica nas trs fases. As entradas so os dados de correntes eltricas
trifsicas pr-processadas que indicam na sada, o diagnstico de falta. Este prprocessamento consiste em gerar grandezas normalizadas e expressas de forma relativa entre
as trs fases. Todo este procedimento visa a extrao das caractersticas dos defeitos de curto
circuito.
Foram monitorados neste projetos os pontos mais relevantes em uma SE tais como , o
alimentador, o transformador , e ramais . Resumindo este projeto em diagrama de blocos temse a figura 3.3. Na figura 3.4 mostra-se o diagrama unifilar que foi simulado.

Figura 3.3 Diagrama de Blocos do Sistema de Deteco (DECANINI, 2008).

Figura 3.4 Diagrama unifilar do alimentador simulado (DECANINI, 2008).

Este sistema utilizou o software ATP (Alternative Transients Program) para simular as
oscilaes das trs fases e obter os dados necessrios para a avaliao de seu projeto. Dos
resultados obtidos, Decanini concluiu que, o seu trabalho aplicando a lgica fuzzy na deteco
de faltas, teve pleno xito e grande rapidez nas respostas.

Em Neto, foi desenvolvido um Sistema para Deteco de Faltas de Alta impedncia e

de Rompimento de Condutores em Redes de Distribuio de Energia Eltrica (PENTEADO
NETO, 2005), para auxiliar o Sistema de Distribuio e a tomada de decises. Neste trabalho

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___________________________________________________________________________
foram desenvolvidos dois sistemas para deteco do rompimento dos condutores. O primeiro
sistema foi baseado na aplicao de sensores de corrente eltrica e o outro na aplicao
da tcnica de extensmetria. O segundo sistema um sistema indito e recebeu inclusive uma
patente junto ao INPI.
Neste projeto foi desenvolvida uma rede experimental de distribuio de energia onde
as caractersticas fsicas e eltricas so prximas de uma rede convencional. Observa-se na
figura 3.5 os sensores aplicados nas trs fases.

Figura 3.5 Testes em bancada com sensores aplicados nas trs fases (PENTEADO NETO,
2005).
O sistema proposto por Neto fundamenta-se no fato de que, na ocorrncia do
rompimento de um condutor instalado em uma rede de distribuio de energia, a trao
mecnica no condutor rompido ir se alterar. Esta alterao detectada e comunicada
remotamente permitindo aes por parte do operador da rede.
Para detectar a alterao da carga mecnica, foram desenvolvidos os sensores,
fundamentados na tcnica de extensmetria.

Captulo 3
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Na concluso de seu trabalho, Neto mostra que este sistema apresenta a sensibilidade
suficiente para deteco da mudana da tenso mecnica do cabo ao ser rompido.
O trabalho de Moreto (MORETO, 2005) trata da Localizao de Faltas de Alta
Impedncia em Sistemas de Distribuio de Energia Eltrica, onde se baseia na
metodologia de Redes Neurais Artificiais. O sistema desenvolvido capaz de obter uma
estimativa precisa da localizao tanto de faltas slidas e lineares, quanto de faltas de alta
impedncia. O algoritmo implementado para este sistema est baseado em Redes Neurais
(RNAs), e pode ser adicionado como uma funo extra de um rel de proteo digital. O
diagrama de blocos do sistema proposto por Moreto pode ser visto na figura 3.6. A figura 3.7
permite observar o diagrama de blocos e a localizao de faltas usando redes neurais.
Ainda segundo Moreto, o sistema desenvolvido por ele apresenta resultados
satisfatrios, pois fornece uma precisa estimativa da localizao de faltas de alta impedncia
em alimentadores de distribuio.

Figura 3.6 Diagrama de Blocos Simplificado (MORETO, 2005).

Captulo 3
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Figura 3.7 Diagrama de Blocos com a localizao de faltas usando Redes Neurais
(MORETO, 2005).
Finalmente, apresenta-se como ltimo trabalho nesta reviso de literatura a Deteco
de falhas em Sistema de Potncia com Chip DNA em um FPGA, (PERLAZA ; DELGADO,
2003), artigo do qual originou o presente trabalho sobre a deteco de faltas em Sistemas de
Distribuio de Energia Eltrica.
O sistema de deteco de falhas proposto por Delgado e Perlaza, tem como principal
diferena entre todos os propostos , uma soluo predominantemente realizada em hardware ,
e para isso baseia-se no conceito da biologia celular , ou seja o DNA. Este conceito foi usado
para emular um chip de DNA eletronicamente, em um dispositivo lgico programvel, por
exemplo, FPGA.
No trabalho so usados dados da SE Tunal localizada na cidade de Bogot Colmbia.
Com o objetivo de enfocar o problema da deteco de faltas, Delgado trata dois grupos de
sinais que permitem conhecer o estado do sistema de potncia, so os sinais analgicos e os
sinais digitais. Se baseia nos sinais analgicos de corrente trifsica, tenso trifsica, corrente

Captulo 3
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do neutro e tenso residual, obtidos respectivamente dos transformadores de corrente e tenso,
computando um total de 8 sinais para serem tratados e analisados. Os sinais digitais so
obtidos dos rels de proteo que podem ser analgicos ou digitais, conectados por meio de
transdutores de tenso e/ou corrente ao sistema de potncia para detectar condies no
desejadas dentro de uma rea especfica; dos interruptores e dos sinais de tele proteo que
somados quantificam um total de 16 sinais .
Usa conversor A/D com resoluo de 8 bits. Para cada converso realizada tem-se um
total de 64bits (8x8) de informao, que juntos com os 16 sinais digitais formam um registro
paralelo de pr-faltas de 80bits.
So constitudas informaes de possveis faltas individuais e combinadas para formar
um banco de dados de 300 faltas. A comparao entre o registro de 80 bits e um registro de
faltas feito atravs da porta lgica XOR, conforme figura 3.8, e uma porta lgica AND que
detecta quando as informaes so complementares, ou seja , acionando um alarme ou led
avisando da ocorrncia de uma falta e a sua localizao. um projeto que possui restries e
e tem sua validade comprovada por simulaes.

Captulo 3
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Figura 3.8 Emulao Eletrnica baseada no conceito de DNA (PERLAZA ; DELGADO

2003).
No projeto foi utilizado o FPGA xc2s50-6tq144 da famlia Spartan II de XILINX. Como
esta famlia possui poucos pinos de I/O, foi feita uma codificao das bandeiras em um
vetor de 9bits, para cobrir as 300 comparaes a que se props.
Para Delgado, o trabalho apresenta vantagens quando se trata de deteco de faltas, pois
o sistema apresenta um processamento paralelo e pode manusear um grande nmero de
variveis. As desvantagens apontadas pelo autor so o alto custo da tecnologia que tem
baixado conforme a demanda, rigorosas condies de funcionamento e grandes tempos de
operao do sistema.
3.2 Concluso
Ao longo do tempo, as pesquisas desenvolvidas para diagnosticar faltas em sistemas de
distribuio de energia vm crescendo rapidamente. Foram citados apenas alguns exemplos
de trabalhos desenvolvidos e publicados nos quais buscam um nico objetivo, ou seja,

Captulo 3
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proporcionar tomadas de decises rpidas que so realizadas pelos operadores e engenheiros,
assegurando aos usurios do sistema uma alta confiabilidade.

49

Captulo 4
Dispositivos Lgicos Programveis
Tecnologia
Este captulo apresenta uma descrio sobre a evoluo, em termos de tecnologia, dos
dispositivos lgicos programveis, tais como os reconfigurveis PLAs, FPGAS e CPLDS.
Sero abordados blocos funcionais e caractersticas mais comuns, arquitetura dos blocos,
tecnologia usada em sua programao, ferramentas de auxlio de projeto, alguns fabricantes e
reas de aplicao, que so informaes importantes para situar e fornecer subsdios do
cenrio dos dispositivos programveis. Complementando este captulo, apresenta-se as
principais caractersticas do dispositivo programvel que est sendo utilizado neste trabalho,
Stratix III E EP3SE50 da Altera.
4.1- Evoluo Tecnolgica
Tanto em termos de software quanto de hardware, a lgica reconfigurvel trouxe novos
paradigmas aos modelos computacionais atuais. A busca de tecnologias pelas empresas
visando aumentar a produo e a qualidade, diminuindo o tempo e o custo final do produto

Captulo 4
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para o mercado de eletro-eletrnicos em contnua expanso, so alguns dos fatores que
mudaram o cenrio dos ambientes de projeto de sistemas digitais e como conseqncia
mudaram o perfil dos profissionais que trabalham nesta rea. Atualmente, os projetistas de
sistemas computacionais dedicados, devem possuir conhecimentos mltiplos (de hardware e
software), que englobam desde a arquitetura de computadores at o desempenho de
algoritmos de processamento digital de sinais.
No mercado de componentes atual, encontram-se dispositivos programveis com alta
densidade e custos relativamente baixos para os padres industriais. Empresas que fabricam
estes dispositivos esto desenvolvendo ou comprando processadores e incorporando-os a
outros perifricos, criando sistemas em uma nica pastilha (system-on-chip). Outras esto
eliminando o processador e o software juntos, criando alternativas baseadas apenas em
hardware. A facilidade de programao permite que os sistemas que utilizam Lgica
Programvel possam ser utilizados na confeco de prottipos, em um tempo de
desenvolvimento muito curto.
Para a realizao de um projeto, tomando-se como base as suas especificaes,
determina-se o dispositivo lgico programvel mais adequado, em funo do nmero de
portas, nmero de entradas e sadas e quantidades de memria, necessrias para a sua
implementao.

Atualmente, h disponibilidade de dispositivos que permitem a

implementao de memrias, multiplexadores, mquinas de estados, etc., em um nico

componente. Os circuitos podem ser modelados e remodelados atravs de entradas de
esquemtico e/ou uma linguagem de descrio de hardware, como o VHDL.
So considerados circuitos integrados programveis todo o dispositivo de propsito geral
que pode ter sua funo configurada mediante um programa. Depois de fabricados em um
estado genrico, o usurio pode adapt-lo em uma determinada funo
A tecnologia dos circuitos lgicos programveis comeou com os dispositivos
microprocessadores e memrias. O primeiro dispositivo lgico programvel largamente
utilizado foi a memria PROM (Programmable Read - Only Memory), que um dispositivo
programvel somente uma nica vez. Depois disso, tecnologias mais modernas
disponibilizaram memrias do tipo EPROM, EEPROM, Flash EEPROM que permitem ao
usurio apagar e reprogramar mais de uma vez. As tecnologias EEPROM e flash possuem as
mesmas vantagens relacionadas facilidade de programao e re-programao, normalmente
incluindo suporte gravao "in-circuit. Neste ponto, estes dispositivos assemelham-se
bastante aos microcontroladores, alguns suportanto inclusive as interfaces JTAG (Joint Test

Captulo 4
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Action Group - Padro IEEE 1149.1 para um interface de 4 pinos para testes de circuitos
integrados).
Tecnologias mais recentes e baseadas em uma PROM, como os dispositivos lgicos
programveis (Programmable Logic Devices PLDs), trouxeram um avano importante para
o desenvolvimento de sistemas eletrnicos digitais, detalhados a seguir (MANTOVANI;
OLIVEIRA, 2003).
4.2-Dispositivos Lgicos Programveis (PLDs- Programmable Logic Device)
Os dispositivos lgicos programveis- PLDs, foram construdos originalmente para
implementar pequenos circuitos lgicos, como as funes lgicas de 2 nveis. Possuem
internamente um conjunto de portas AND-OR que geram termos produtos da entrada do
sistema para o conjunto de portas OR, que so as sadas do sistema (VSTIA, 2006). Entre
eles destacam-se PROMs , PLAs , FPGAs e CPLDs.

4.2.1-Dispositivos PROM
Na PROM Programmable ROM, primeiro dispositivo programvel pelo usurio, as
entradas so as linhas de endereo, e as sadas so as linhas de dados. As PROMS
funcionavam como look-tables, sendo capazes de implementar qualquer tipo de funo
combinacional. Apresenta dois planos: plano de ANDs fixos e um plano de ORs
programveis. So no volteis, mas no podem ser reprogramveis. Uma estrutura tpica para
uma PROM constituda de 8 palavras de 3 bits (onde representa uma conexo por
fusvel). mostrada na figura 4.1.

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Figura 4.1 Estrutura de uma PROM tpica

4.2.2-Dispositivos PLA
A estrutura PLA similar s PROMs, consiste de dois planos AND-OR. Contudo, os
dois planos so programveis na PLA, permitindo que o usurio possa configurar a
combinao das variveis de entrada que iro formar cada termo produto; e no plano OR,
qualquer soma com estes termos produtos. Pode ser encontrada nas verses mascarvel
(programada pelo fabricante) ou programadas pelo usurio (programveis em campo, ou
FPLAs). A PLA mostrada na figura 4.2 tem 3 entradas I2, I1, I0, fornecendo 8 produtos
cannicos e 3 sadas O2, O1, O0 que possibilitam realizar trs funes. Sua programao feita
atravs dos pontos com smbolo que representam uma conexo de fusvel (nvel lgico
1), e quando queimados sem conexo (nvel lgico 0).

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Figura 4.2 - PLA bsico (AND-OR) programveis nos dois planos.

Os mdulos programveis PLDs tornaram-se muito populares, mas apesar das vantagens
decorrentes de sua flexibilidade, no substituram totalmente os mdulos padro de funo
fixa em todas as aplicaes, por serem caros e mais lentos.
Os PLDs em geral, apresentavam duas grandes limitaes que eram, a impossibilidade
de realizar funes multinveis e de compartilhar produtos em diferentes funes. Em ambos
os casos, isto era devido s caractersticas fixas das interconexes, onde possvel programar
funes, mas no as interconexes entre funes. Tentando superar estas limitaes foram
projetados os dispositivos denominados FPGAs (Field Programmable Gate Arrays) e CPLDs
( Complexs Programmable Logic Device ).

4.2.3-Dispositivos CPLDs
Com a densidade dos chips aumentando a cada dia os fabricantes passaram tambm a
produzir componentes com caractersticas semelhantes s PLDs mas cada vez maiores em
densidade. Surgiram os CPLD (Complex Programmable Logic Devices). Basicamente, um
CPLD um conjunto de mltiplos PLDs e um barramento configurvel de interconexo em

Captulo 4
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___________________________________________________________________________
um nico chip. A densidade destes componentes permite o desenvolvimento de circuitos
muito mais complexos, pois um nico chip CPLD,

substitui facilmente centenas de

componentes da srie 74xx (portas lgicas).

Nos CPLDS uma clula programvel realiza funes lgicas universais de n variveis, tais
como multiplex, memria, conjunto AND-OR, etc. Uma rede de interconexes seleciona as
entradas das clulas programveis sob o controle de variveis externas e as prprias sadas das
clulas programveis. Embora apresentem diferenas conforme o fabricante, as caractersticas
bsicas so:

Funo lgica no LAB (Logic Array Block) so programveis;

Um LAB composto de 16 clulas e 32 expansores portas ANDs;
Clulas constitudas de flip-flops tendo como entrada a soma de trs produtos ;
A sada de uma clula pode ser enviada para o pino de sada ou roteadas pela PIA
(Programmable Interconect Array) para outra clula.
Um exemplo de uma arquitetura CPLD visto na figura 4.3. Nestes dispositivos a
programabilidade das interconexes limitada. Na verdade algumas interconexes so
roteadas durante a fabricao. Contudo, esta limitao apresenta-se como uma vantagem, pois
a temporizao completamente previsvel. Por outro lado, a limitao da programabilidade
um dos aspectos de restrio no seu uso.

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Figura 4.3 - Diagrama bloco do dispositivo da famlia MAX (Multiple Array Matrix) MAX7000 (ALTERA, 2006)

Devido ao fato dos CPLDs serem mais robustos que os PLDs simples, o seu potencial
de uso muito mais verstil. possvel utiliz-los tanto para simples aplicaes como
decodificao de endereos, como para lgicas de controle de alta performance ou complexas
mquinas de estados finito. Nas aplicaes que exigem lgica de alta performance,
tradicionalmente os CPLDs so escolhidas ao invs dos FPGAs por serem menos flexveis
internamente, e possuirem um atraso (delay) interno usualmente menor (medido em
nanosegundos). O atraso de propagao de um CPLD mais previsvel (no depende do
roteamento escolhido ), ao contrrio do que acontece no FPGA.

4.2.4-Dispositivos FPGAs
Estes dispositivos so os mais importantes dispositivos lgicos programveis,
atualmente. Field Programmable Gate Arrays - FPGAs, ou matriz de portas programveis em
campo (ou pelo usurio) apresenta uma tecnologia introduzida pelo fabricante Xilinx (1984),
que permite aos projetistas implementar circuitos e arquiteturas mais complexos.
Permitem a implementao de portas lgicas bsicas e a interconexo entre essas portas
para circuitos multinveis. O aprimoramento desta tecnologia disponibilizou uma grande
quantidade de dispositivos que so reprogramveis pelo usurio e tornam possveis teorias
como a dos circuitos evolutivos.
Os FPGAs apresentam internamente circuitos multinveis, possibilitando projetar
circuitos complexos em um nico dispositivo e ao contrrio dos simples PLDs, dificultando a
previso de atrasos no processamento.
So circuitos programveis compostos por um conjunto de clulas lgicas alocadas em
forma de uma matriz. Algumas arquiteturas apresentam flip-flops e/ou registradores para
gerar aplicaes em lgica seqencial.
Existe um conjunto de blocos de entrada/sada que pode ser configurado como entrada,
sada e bidirecional. As sadas (tri-state) e os registradores podem armazenar dados de entrada
ou de sada e todos os blocos lgicos podem ser conectados para implementar qualquer
funo lgica desejada. Cada bloco lgico est conectado a um nmero determinado de
matrizes de conexes programveis, que, por sua vez, esto ligadas a um nmero de matrizes

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___________________________________________________________________________
de chaveamento programveis. Em geral, a funcionalidade dos blocos assim como seu
roteamento so configurveis via software.
Programando as conexes apropriadas, cada bloco pode fornecer uma variedade de
funes lgicas combinacionais e/ou seqenciais. As matrizes de conexes programveis so
usadas para estabelecer ligaes entre entradas e sadas dos blocos lgicos, enquanto as
matrizes de chaveamento programveis so empregadas para rotear os sinais entre as vrias
matrizes de conexes.
Os FPGAs proporcionam um ambiente de trabalho simplificado e de baixo custo,
tornando possveis operar com um nmero ilimitado de circuitos atravs da configurao do
prprio dispositivo. Como so reprogramveis so aplicveis em projeto de prottipos,
economizando tempo e custo, isto devido agilidade e fcil processo de desenvolvimento,
simulao, teste, depurao e alterao do projeto.
Para ilustrar a arquitetura de um FPGA mostra-se na figura 4.4 seus blocos
interconectores (blocos de comutao e blocos de conexo), trilhas e macroclulas (blocos
lgicos).

Figura 4.4 - Arquitetura de um FPGA (NASCIMENTO et al, 2008).

Na figura 4.4, na regio perifrica do chip, temos os blocos de entrada e sada (IOBs)
responsveis pela ligao dos pinos do chip com a matriz de CLBs. Os crculos pequenos
sobre as linhas representam os pontos de conexo programveis. Os blocos nas extremidades
so chamados de Switch Matrixs. Estes blocos permitem mudar a direo de roteamento dos

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sinais entre linhas horizontais e verticais. Na programao define-se a funcionalidade dos
CLBs e IOBs e pontos de conexo das linhas de roteamento (NASCIMENTO et al, 2008).

4.3- Consideraes no uso de PLDs

Anteriormente citadas, os PLDs fornecem inmeras vantagens no seu uso. Podemos
detalhar algumas delas que so importantes, pois proporcionam novos conceitos e habilidades
mais robustas. Uma dessas vantagens o alto grau de paralelismo, ou seja, permite lidar com
projetos digitais em ambientes que trabalham com arquitetura em hierarquia. Cada projeto
compilado e validado, pode ser interpretado como um smbolo ou como um componente padro standard que includo e reutilizado quando necessrio, em outros projetos.

4.3.1-Arquitetura em Hierarquia de Projeto

Muitos projetos de circuitos digitais simples, podem ser desenvolvidos com tcnicas de
projeto usando componentes padres. Entretanto, quando o projeto complexo, pode haver
uma enorme dificuldade pelo projetista, de interpretao, implementao, alocao, alteraes
e correo de alguns parmetros do projeto.
O uso de ambientes de projeto que trabalhem com arquitetura em hierarquia, torna-se
um alternativa importante para implementar projetos digitais cada vez maiores e complexos .
Basta partir dos sub-projetos e agreg-los no final para compor um projeto global .

4.3.2-Paralelismo
O alto grau de paralelismo marca a diferena entre as arquiteturas de circuitos
baseadas em microprocessadores e os componentes lgicos programveis. Dividir tarefas para
vrios microprocessadores e gerenciar os resultados obtidos em cada um deles geralmente
uma tarefa que demanda excelentes softwares e muitos barramentos que devem ser
construdos. Em um nico componente FPGA, podem ser inseridos vrias etapas de um
projeto, e possivelmente com freqncias de trabalho diferentes (permitem clock elevados).
Os circuitos de um projeto em lgica programvel so facilmente configurados e o tamanho
de barramentos podem ser adaptados para cada especificao de projeto. Fcil roteamento dos
pinos de entrada e sada que so configurados pelo projetista na fase de compilao. Em nico
componente FPGA podem ser implementados, memrias, registradores, contadores,
multiplexadores, demultiplexadores, mquinas de estados etc, formando um sistema completo
em um nico CI.

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4.4 - Caractersticas comuns aos Dispositivos Lgicos Programveis
Os dispositivos programveis tem algumas caractersticas que agregam vrios
circuitos integrados e so detalhadas a seguir.
4.4.1- Reconfigurao
Os Dispositivos ditos Reconfigurveis so circuitos integrados-CI, cujas as conexes
internas podem ser programadas pelo usurio, isto , a programao se d a nvel de
hardware. FPGAs e FPAAs constituem o estado da arte da tecnologia dos dispositivos
reconfigurveis, referidos como dispositivos digitais e analgicos, respectivamente. Estes
dispositivos trazem em seus blocos de construo duas importantes propriedades: autoadaptao e caractersticas de reparao, atravs da reconfigurao automtica, caractersticas
exigidas na evoluo de circuitos (MARTINS, 2008).
4.4.2 -Tecnologia de Programao
A tecnologia de programao caracteriza os PLDs em termos de programabilidade e
volatibilidade. A programabilidade de um PLD se refere capacidade de alterao do
contedo funcional do dispositivo aps sua primeira programao. classificada de acordo
com a tecnologia utilizada para implementar o conjunto de chaves usadas na configurao do
PLD. Este conjunto de chaves, determina se os dispositivos podem ser reprogramveis ou
no. Adicionalmente, um circuito pode permanecer configurado ou no, conforme a
propriedade de volatibilidade das chaves. Na tabela 4.1, apresenta-se as principais tecnologias
utilizadas para implementar as chaves.

Tabela 4.1- Principais tipos de chaves e tecnologia de fabricao

Tipo de chave

Dispositivo

Tecnologia

Fusvel

PLAs

Bipolar

No

No

EPROM

FPGAs

UVCMOS

Sim

No

EEPROM

FPGAs

EECMOS

Sim

No

SRAM

FPGAs

CMOS

Sim

Sim

Anti-fusvel

FPGAs (Actel)

CMOS+

No

No

4.4.3- Processo de realizao de um projeto

Reprogramveis

Volteis

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O processo de projeto pode ser dividido em dois tipos de atividades em uma Sntese ou
uma Anlise. O processo de sntese agrega informaes de uma descrio, que produzir um
projeto ou um circuito final. Na anlise, parte-se do circuito para estudar o desempenho e as
tomadas de deciso. A correo e a otimizao do sistema a ser construdo, so conceitos que
devem ser considerados para a realizao de projetos. Uma descrio final correta se ela
atende a todos os requisitos do problema inicial e pode ser fabricada. O projeto considerado
timo se possui custo mais baixo e melhor desempenho que qualquer outra soluo correta. O
processo de projeto deve ser guiado pela busca de uma das solues timas. Contudo, na
maior parte dos casos, a soluo tima esbarra no compromisso entre custo e desempenho.
Os critrios de otimizao para sistemas digitais podem ser resumidos em, espao (o
menor possvel), tempo (o mais rpido possvel), energia (consumir o mnimo de energia por
unidade de tempo). Resumindo, baseado em uma descrio abstrata o projetista deve ser
capaz de uma descrio detalhada de forma a atingir um projeto timo e mantenha a
funcionalidade e desempenho a um custo mnimo.

4.5 - Linguagens de Descrio de Hardware

A linguagem de descrio de hardware ou Hardware Description Language (HDL)
um dos recursos disponveis importantes, que tem facilitado o projeto e sntese de circuitos
digitais, principalmente os que se utilizam de PLDs. Uma linguagem de descrio de
hardware prpria para modelar a estrutura e/ou o comportamento de um circuito.
estruturada para facilitar a descrio abstrata do comportamento do circuito para propsitos de
especificao (MANTOVANI; OLIVEIRA, 2003).
O comportamento pode ser modelado e representado em vrios nveis de abstrao
durante o projeto, este fato, facilita e agiliza o trabalho e rapidez de desenvolvimento de
muitos projetos. possvel modelar uma estrutura em qualquer linguagem de descrio de
hardware, independente do comportamento do circuito. So exemplos de linguagem HDL:
VHDL, VERILOG, AHDL (Altera), entre outras, desenvolvidas por inmeros fabricantes.
A importncia da utilizao de linguagens de descrio de hardware manifesta-se
principalmente na documentao do sistema, na simulao em diversos nveis, simplificando
a migrao tecnolgica e reutilizao dos recursos, com a construo de bibliotecas ou
mdulos.
O alto nvel de abstrao de uma linguagem de descrio de hardware, facilita ao
projetista o desenvolvimento de projetos sem grandes conhecimentos em circuitos digitais .

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Porm necessrio, um bom conhecimento de software e hardware de um sistema visando a
criao de sistemas otimizados.
O projeto em linguagem de descrio de hardware facilita modificaes, correes de
erros e ampliaes pelo projetista, com apenas algumas mudanas nas linhas de comando.
O uso de linguagens HDL, est ligado intrinsecamente ao uso de tecnologias dos
dispositivos PLDs digitais, possibilitando a implementao de vrios tipos de modelamento
de circuitos. A descrio de um circuito no est relacionada a uma ou a outra tecnologia,
descreve um projeto digital de forma Comportamental (Instrues, redes de Petri, Linguagens
algortmicas, Equaes Booleanas, Mquinas de Estados Finitos e Equaes Diferenciais ) ou
Estrutural (Processadores, Memrias, Registradores, Unidades Funcionais, Portas Lgicas,
Flip-Flops e Transstores), indistintamente.
Deve conter o comportamento de sua estrutura fsica. Deve ser estruturada e descrita de
forma tal que o interpretador (compilador) gere de forma nica o circuito almejado.
Independente do tipo de tecnologia empregada, a descrio de hardware permite lidar com
circuitos complexos, e agrupados hierarquicamente com bastante facilidade.
Entre os principais itens de uma descrio pode-se citar:
Bibliotecas (Package);
Parmetros e definies;
Declarao de variveis de entrada e de sada;
Corpo;
Declaraes de variveis internas;
Estrutura do corpo (processos, tabelas verdade, mquinas de estado, lgica
booleana etc.);
Finalizaes.

A escolha de uma linguagem de descrio de hardware entre as diversas que existem,

pode se dar pela familiaridade do projetista, entre outros fatores. O tempo de compilao pode
ser bastante diferente no uso de diferentes descries de hardware obtidas em diferentes
linguagens. Durante a fase de compilao, a alocao de memria usada na gerao dos
arquivos de Netlist depende da linguagem de descrio utilizada. Em outras palavras, cada
linguagem de descrio de hardware por apresentar modelamento diferente para um mesmo
circuito.Pode apresentar diferenas entre os resultados na compilao, tais como, tamanho do
circuito sintetizado, alocao de memria na fase de compilao, tempo de compilao, etc.

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Algumas linguagens de descrio de hardware apresentam a caracterstica de
portabilidade, ou seja, uma descrio comportamental ou estrutural pode, ser implementada
em qualquer tecnologia. Alm disso, ambientes de descrio de hardware apresentam
compatibilidade entre os arquivos de descrio o que permite a troca de arquivos em
diferentes ambientes de programao.
4.5.1-Linguagem VHDL (Very High Speed Integrated Circuit Hardware Description Language)

A Linguagem VHDL permite a transferncia de projetos para qualquer tecnologia em

construo de hardware existente, ou que ainda ser desenvolvida, pois firmou-se como um
padro internacional para componentes digitais. Por isso aceita por toda ferramenta
comercial de sntese de circuitos. Esta linguagem fornece uma variedade de construes que
permitem modelar o hardware em um nvel elevado de abstrao (PERRY, 2002).
Foi criada pelo Departamento de Defesa dos Estados Unidos (DoD), em 1980, para
descrever a funo e a estrutura de circuitos digitais aplicados ao projeto de circuitos
integrados de aplicao especfica ASICs. O manual de referncia da linguagem, publicado
em dezembro de 1997, inclua bibliotecas para FPGA em VHDL e depois desta data, foi
amplamente utilizada na descrio e sntese de sistemas digitais, antes disso o projeto de
circuitos era criado atravs de diagramas esquemticos. Esta linguagem veio somar-se ao
rpido avano tecnolgico alcanado pelas indstrias de circuitos integrados, tendo como
pice a tecnologia de alta velocidade VHSIC (Very High Speed Integrated Circuit), que
permite uma maior integrao e consequentemente uma maior complexidade de circuitos
contidos em uma mesma pastilha.
Uma linguagem como essa, independente do formato original do circuito, pode servir
como uma descrio e documentao eficientes do circuito, possibilitando os mais diferentes
fornecedores e participantes a entender o funcionamento das outras partes, padronizando a
comunicao. Facilita o projeto, pois a

partir de uma descrio textual, um algoritmo,

desenvolve o circuito, sem necessidade de especificar explicitamente as ligaes entre

componentes e ainda

utilizada para as tarefas de documentao, descrio, sntese,

simulao, teste, verificao formal e ainda compilao de software, em alguns casos

(PONTE ; MADEIRA, 2006, CASILLO, 2005).
A linguagem VHDL, bem como outras linguagens seguem um fluxo de projeto bem
definido, composto de sete etapas, como apresenta a Figura 4.5:

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___________________________________________________________________________
Especificao de Requisitos, Modelamento, Sntese de Alto Nvel, Mapeamento
Tecnolgico, Implementao e/ou Fabricao, Testes e Simulao.
O tempo e o custo de cada etapa dentro de um projeto bastante varivel, dependendo
da tecnologia utilizada para implementar o sistema

Figura 4.5 Fluxo de um projeto (CARDOSO, 2003).

Durante a etapa de Especificao de Requisitos, o projetista faz um estudo e

levantamento de todos os requisitos desejveis e caractersticas do sistema que definem o seu
funcionamento. Caractersticas tais como, atraso mximo permitido para as sadas, freqncia
mxima de operao, consumo de potncia, custo, temperatura de operao, tenso de
alimentao. Esta fase de extrema importncia porque evita-se a ocorrncia de erros futuros
e a perda de tempo na realizao do projeto.
No Modelamento iniciado o projeto , com base nas especificaes da etapa anterior.
Nesta fase o projetista descreve os modelos que representam o circuito. Os modelos sempre
que possvel, de maneira a no afetar o desempenho e a portabilidade, devem seguir o padro
estabelecido na linguagem, e no as extenses oferecidas pelos desenvolvedores das
ferramentas de sntese. Finalmente, documenta-se adequadamente os modelos, incluindo
nome do autor, datas de manuteno, comentrios e explicaes relevantes.
A Sntese de alto nvel est para o hardware assim como a compilao est para o
software. Na sntese, o modelo descrito ser convertido para estruturas de dados
representando as conexes, blocos, componentes e portas lgicas. Esta etapa automtica e
dependente da ferramenta de software utilizada. Aps a sntese ainda no est definido o
circuito a ser implementado, a especificao intermediria que resultante ainda bastante
genrica e pode ser direcionada para uma de muitas possibilidades de tecnologias de
implementao.

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No Mapeamento Tecnolgico o circuito est definido dentro da tecnologia em que
ser implementado. Fazendo uma analogia com o software, essa etapa corresponderia
gerao de cdigo executvel que ocorre ao final da compilao de um cdigo fonte. S
possvel entender essa etapa adequadamente conhecendo-se as diferentes tecnologias
disponveis no mercado, como full custom, gate array, FPGAs, entre outros. O projetista
pouco consegue influir no mapeamento, especificando apenas os parmetros de otimizao
desejados.
Na etapa de Implementao/Fabricao so criados os primeiros prottipos, avaliadas
as condies finais, detalhes de produo entre outros detalhes de implementao final. Em
seguida fabricao, os circuitos so testados para que possam ser entregues ao usurio com
garantia de iseno de falhas.
A Simulao uma etapa auxiliar, mas de grande relevncia no ciclo de vida do
projeto, pois avalia o comportamento do circuito e valida o modelo produzido at aquele
momento. Durante a simulao, so apresentados amostras de entradas possveis ao modelo
do circuito, e os valores das sadas, memrias e ns internos do circuito so analisados a fim
de comparar com o esperado na especificao. A Simulao gera uma realimentao para os
processos de modelamento, sntese e mapeamento, evitando a propagao de erros para etapas
posteriores. Muitos dos problemas encontrados na simulao no esto necessariamente
ligados a erros no projeto, mas ao no preenchimento dos requisitos necessrios,
principalmente no que se refere aos tempos do circuito (atraso, setup/hold, freqncia de
operao).

4.6-Principais Fabricantes dos PLDs

Os principais fabricantes de dispositivos lgicos programveis atualmente so: Xilinx,
Altera, Atmel e Actel.

Os fabricantes de Dispositivos Lgicos Programveis procuram

desenvolver a cada instante outros dispositivos, melhorando o desempenho e aumentando as

pinagens, visando a criao de dispositivos que sejam capazes de configurar e reconfigurar
sistemas digitais cada vez mais complexos e maiores, aumentando suas participaes e lucros
no mercado de dispositivos altamente rentvel.
Dentre esses fabricantes encontram-se a Altera, que desenvolveu vrias famlias de
dispositivos como a MAX, FLEX, APEX, STRATIX e etc. Junto com estes dispositivos a
Altera desenvolve editores para a sintetizao e programao de um sistema digital para uso
dos seus componentes, como os ambiente de projeto MaxPlus e Quartus II. O ambiente de
projeto fornece muitas ferramentas de sntese, otimizao, compilao, simulao e

Captulo 4
64
___________________________________________________________________________
programao para que o projetista possa criar um projeto otimizado e eficiente e editores
diferenciados em grficos, texto e formas de onda.
Na figura 4.6 ilustrado a evoluo dos componentes PLDs Altera.

Figura 4.6- Evoluo das famlias de PLDS da ALTERA.

O fabricante Xilinx apresenta uma boa aceitao de mercado de seus componenntes

com suas famlias Virtex, Spartan, CoolRunner e um ambiente de desenvolvimento de projeto
bastante amigvel, prprio.

4.7- Dispositivo Stratix III

O dispositivo FPGAs Stratix III foi utilizado neste projeto por ser um dispositivo que
possibilitou a realizao da arquitetura que est sendo proposta, em termos de quantidades de
I/O (input/output) 488 pinos no total, portas lgicas e 5.455,872 blocos de memrias em bits.
Este dispositivo pertence a famlia de componentes do fabricante Altera e baseado em
elementos reconfigurveis SRAM CMOS. A escolha pelo componente da Altera deve-se ao
fato da disponibilidade do software.
Este dispositivo oferece ncleo de tenso selecionveis, na faixa de 0,9 a 1.1V
necessrios para o tipo de sistema que ir programar, apresentando um alto desempenho e
exigindo um mnimo de consumo.
Na figura 4.7 faz-se a comparao entre os blocos de programao de um FPGA
convencional e o Stratix III.

Captulo 4
65
___________________________________________________________________________

Figura 4.7 Comparao FPGA convencional x FPGA Stratix III (ALTERA, 2008).

O FPGA convencional possui modo de alta velocidade na parte de comunicao entre

os blocos de programao e velocidade rpida entre os caminhos de cada bloco. Para o Stratix
III soma-se a estas caractersticas, a baixa potncia.
Mostra-se na figura 4.8 a arquitetura do bloco do dispositivo Stratix III utilizado neste
projeto (Stratix III E EP3SE50 floorplan) e logo abaixo as caractersticas deste dispositivo.

Figura 4.8 Arquitetura do Stratix III E EP3SE50 (ALTERA, 2008).

Esta arquitetura suporta um bom desempenho no processamento de sinal digital pois,

possui o dobro de blocos DSP comparado a outros tipos de dispositivos convencionais e/ou
antecessores. Apresenta mais blocos multiplexadores/acumuladores alm de ter o mais alto
desempenho e baixo custo.

Captulo 4
66
___________________________________________________________________________

4.8 - Concluso
Neste captulo foram apresentados teorias sobre a

tecnologia de dispositivos

programveis, visando fornecer subsdios para o entendimento destes dispositivos e para a

escolha de um determinado componente que satisfaa as especificaes de projeto. Descrevese as principais caractersticas, tipos, tecnologia de programao, fabricantes, ferramentas de
trabalho que mudaram a concepo de projeto, permitindo ao projetista desenvolver sistemas
digitais, em forma grfica ou em linguagem texto de um modo mais fcil e rpido, menor
custo e diminuido a probabilidade de erros. Finalmente, faz-se uma breve descrio do
componente usado na simulao do projeto proposto.

68

Captulo 5
Metodologia Proposta para Deteco
de Faltas
Neste captulo apresenta-se a metodologia proposta neste trabalho para deteco de
faltas em alimentadores de distribuio. Compem tambm este captulo a descrio dos
parmetros e a tcnica usada no projeto para realizao de uma arquitetura.

5.1-Faltas em Sistemas Eltricos

Os sistemas de distribuio de energia eltrica esto susceptveis s faltas que podem
ser temporrias ou permanentes. As faltas temporrias so aquelas cuja durao limitada ao
perodo necessrio para restabelecer o servio atravs de operao automtica do equipamento
de proteo que desligou o circuito ou parte dele. As faltas permanentes so todas as
interrupes no classificadas como temporrias ou programadas. Um dos tipos de faltas mais
comuns em um sistema de energia eltricas o curto-circuito. Este tipo de falta causa

Captulo 5

69

__________________________________________________________________________________________

sobrecorrente e desbalano na tenso. Na Tabela-5.1 (GIGUER, 1988) apresentam-se dados

estatsticos entre os tipos de faltas e a composio das mesmas.

Tabela5.1: Probabilidade entre os Tipos de Faltas e Composio das mesmas

Faltas

Permanentes(%)

Temporrias(%)

Trifsicas

95

Bifsicas

11

70

30

Fase-Terra

79

20

80

Outros

Essas faltas no sistema so normalmente provocadas pela ao de descargas

atmosfricas, contatos de rvores e animais s partes vivas do sistema, falhas de equipamento
e erro humano. Classificam-se como faltas simultneas quando ocorrem duas ou mais faltas
no mesmo instante de tempo. Estas ocorrncias so resultados de eventos como descarga
atmosfrica e manipulaes erradas de equipamentos pelos operrios. Este tipo de falta um
evento que tem baixa probabilidade que ocorra, pois muito difcil que ocorram duas faltas
no mesmo instante de tempo.
O diagnstico de alarmes ou diagnstico de faltas consiste na anlise e interpretao de
alarmes a partir dos relatrios de alarmes fornecidos pelo sistema SCADA de modo a
identificar (qual componente apresenta defeito), localizar (qual a localizao no sistema) e
diagnosticar (saber qual tipo de defeito) componentes no sistema de distribuio que
apresentem qualquer defeito. Esse diagnstico pode ser efetuado de forma local ou
centralizado. Neste trabalho considera-se o diagnstico efetuado de forma local e limitado ao
ambiente das subestaes de distribuio de energia eltrica e tem como objetivo fornecer
diagnstico de faltas aos operadores de centros de controle destas unidades especficas
(CODs).
Atravs de dispositivos de proteo e controle que registram todos os eventos no
sistema SCADA, pode-se monitorar faltas e registros de eventos em uma subestao, que
permite identificar sobre o tipo de faltas no sistema ou falhas ocorridas em algum componente
do sistema. Para os registros desses eventos, normalmente utilizam-se registradores digitais de
faltas por estes apresentarem multicanais. Um microprocessador pode gerenciar os sinais do

Captulo 5

70

__________________________________________________________________________________________

registrador e as unidades de aquisio de dados, anlises ou unidades mestres em um centro

de controle remoto e armazen-los em uma memria de pr-faltas.
Visando a realizao de uma arquitetura para o tratamento dos dados provenientes do
sistema de aquisio e o desenvolvimento do sistema de diagnstico de faltas, consideram-se
que os eventos esto registrados num vetor composto de 24 posies. As informaes com os
sinais analgicos e digitais usadas para efetuar o diagnstico encontram-se nas Tabelas 5.2 e 5.3,
(PERLAZA; DELGADO, 2005).
Na Tabela 5.2, os sinais de corrente e de tenso nas fases (R, S, T) so obtidos dos
transformadores de correntes e de potencial. Os valores de corrente e tenso de linha quando
necessrios so obtidos usando-se as relaes de linha e de fase. O sinal residual obtido do
enrolamento conectado em delta aberto do transformador e utilizado para alimentar os
equipamentos de proteo de medida (GIGUER, 1988). A tabela 5.2 mostra os dispositivos
que esto sendo utilizados na medio das grandezas com seus respectivos cdigos. Estes
sinais analgicos so apenas para as fases do Circuito 1 (Fig. 5.1). Cada sinal analgico passa
por um conversor A/D, com amostragem a cada 30 segundos. Para o exemplo de uma
subestao real como caso da figura 5.1, observa-se 12 circuitos onde cada circuito possui as
grandezas fsicas mostrada na tabela 5.2.

Captulo 5

71

__________________________________________________________________________________________

Tabela 5.2 Sinais Analgicos obtidos no alimentador C1 de uma SE real (fig.5.1)

Sinal

Descrio

Cdigo

Corrente da fase R

ElmVAN00161

Corrente da fase S

ElmVAN00162

Corrente da fase T

ElmVAN00163

Corrente trifsica

ElmVAN00164

Tenso da fase RN

ElmVAN00165

Tenso da fase SN

ElmVAN00166

Tenso da fase TN

ElmVAN00167

Tenso de linha RS

ElmVAN00168

Tenso de linha ST

ElmVAN00169

11

Tenso de linha Trifsica

ElmVAN00171

10

Tenso de linhaTR

ElmVAN00170

12

Potncia Ativa

ElmVAN00172

13

Potncia Reativa

ElmVAN00173

Na tabela 5.3 apresentam-se os sinais digitais que registram os estados de proteo dos
disjuntores e sinais de tele proteo dos sistemas de potncia que podem ser monitorados a
partir da subestao de distribuio.

Captulo 5

72

__________________________________________________________________________________________

Tabela 5.3. Sinais Digitais (PERLAZA e DELGADO, 2005)

Sinal

Descrio

Posio do polo A do disjuntor.

10

Posio do polo B do disjuntor.

11

Posio do polo C do disjuntor

12

Partida de proteo principal 1

13

Partida de proteo secundria ou de retaguarda 2

14

Disparo proteo principal 1

15

Disparo proteo secundria ou de retaguarda 2

16

Envia sinal de onda portadora - de proteo com canal piloto.

17

Recebe sinal de onda portadora - de proteo com canal piloto.

18

Ordem de religamento monofsico

19

Ordem de religamento trifsico

20

Partida do rel direcional de sobrecorrente 67NB

21

Disparo do rel direcional de sobrecorrente 67NB

22

Disparo do rel de sobrecorrente instantneo 50BF

23

Disparo de rel de sobretenso (59).

24

Oscilao de potncia

O estado operacional do disjuntor (9-11, aberto-A, ou fechado-F) o elemento mais

importante a ser monitorado em uma subestao, uma vez que o disjuntor que recebe as
ordens enviadas pelos rels de proteo ou do operador para isolao de linhas, barramentos
e transformadores. O disjuntor possui trs plos conectados a cada uma das fases do sistema
(R, S, T), sendo necessrio monitorar a operao de cada um destes plos, visto que o
disjuntor pode apresentar abertura monopolar devido s faltas monofsicas que so as mais
freqentes. Nas partidas das protees (12 e 13), deve-se contar com dois tipos de proteo: a
proteo principal e a proteo de retaguarda ou secundria que podem ou no ter o mesmo

Captulo 5

73

__________________________________________________________________________________________

principio de funcionamento. Nos disparos das protees (14, 15), ao registrar estes sinais,
obtm-se os tempos de operao das protees, e com isto verificado se est devidamente
correta operao de deteco de ocorrncia de faltas.
Quando h imprevistos como uma operao incorreta, deve haver registros das ordens
do religamento do disjuntor e assim, determinar a causa do mau funcionamento ou a no
funcionalidade do equipamento de proteo. Esta funo a operao de religamento (18, 19)
que a executa. Os rels de proteo 67NB tm como finalidade comparar a direo do fluxo
de potncia em caso de faltas, em ambos os extremos de uma linha de transmisso. Quando h
uma medida, e esta indica que as correntes circulam vazias em uma rea protegida porque
houve uma falha interna em algum equipamento do sistema, operando um rel
instantaneamente. E quando h um caso de que as mesmas correntes circulam fora da rea
protegida porque houve uma falha externa e com isso no haver disparos dos rels. Os rels
50BF (22) possuem uma unidade de sobrecorrente e uma de temporizao.

Figura 5.1 Tela de superviso de uma Subestao real

Captulo 5

74

__________________________________________________________________________________________

Com base nos sinais das tabelas 5.2 e 5.3 foi possvel desenvolver um sistema capaz de
detectar faltas usando uma arquitetura para ser implementada em um dispositivo lgico
programvel - FPGA.
Mostra-se na tabela 5.4 o tratamento dado as informaes provenientes de um sistema
de aquisio de uma subestao real e o registro de seu banco de dados, armazenados a
intervalos de 30 segundos. Os dados coletados na base decimal so convertidos para a base
binria e depois normalizados para serem expressos com uma resoluo de 8 bits (resoluo
do conversor A/D).

Tabela 5.4 Sinais analgicos em C1 e seus valores correspondentes

Descrio

Valores
Analgicos

Valores
normalizados
(100/10000)

Valores
Binrios

Corrente da fase R

97,8A

0,978

00000001

Corrente da fase S

90A

0,90

00000001

Corrente da fase T

81,72A

0,8172

00000001

Corrente trifsica

89,76A

0,8976

00000001

Tenso da fase R

6,41KV

64,1

01000000

Tenso da fase S

6,43 KV

64,3

01000000

Tenso da fase T

6,41 KV

64,1

01000000

Tenso de linha R

11,1 KV

111

01101111

Tenso de linha S

11,14 KV

111,4

01101111

Tenso de linha T

11,1 KV

111

01101111

Tenso de linha Trifsico

6,41 KV

64,1

01000000

Potncia Ativa

1,71MV

171

10101011

Potncia Reativa

0,15MVAr

15

00001111

Captulo 5

75

__________________________________________________________________________________________

5.2- Tipos de Arquiteturas

Para o desenvolvimento de uma arquitetura em sistemas digitais, existem vrios
conceitos que podem ser aplicados de forma a melhorar o processamento dos dados em
termos de velocidade e otimizao do projeto.
Com esse objetivo foram pesquisados alguns tipos dos quais podemos citar as
arquiteturas avanadas paralelas pipeline, arquitetura superescalar, dentre outras. Descreve-se
a seguir algumas arquiteturas e vantagens e desvantagens no seu uso.

5.2.1 -Arquitetura Pipeline

A arquitetura pipeline um tipo de arquitetura em que dois ou mais programas podem
ser executados de forma coordenada de modo que a sada de cada um redirecionada como
entrada do prximo. Assim, o conjunto dos programas que so executados desta forma passa a
se comportar como um novo programa, com a entrada direcionada ao primeiro programa e a
sada vindo do ltimo. Desta forma combina-se a ao de vrios executveis binrios de
forma fcil e flexvel, ao invs de modificar e recompilar os respectivos programas, ou
mesmo escrever novos programas para as tarefas que se queira realizar. Esta arquitetura
aumenta a velocidade de processamento (ANDR, 2008).

5.2.2 Arquitetura Superescalar

Uma arquitetura superescalar aquela que permite ter vrias instrues nas quais cada
instruo pode ser iniciada simultaneamente e executadas independentemente (ANDR,
2008).
Esta arquitetura inclui todas as caractersticas do pipeline, com a diferena que possui
instrues que podem estar executando no mesmo estgio do pipeline, ou seja, em linhas
pipeline diferentes. Uma caracterstica necessria da arquitetura superescalar de iniciar
mltiplas instrues no mesmo ciclo de relgio.
No projeto foi utilizada a arquitetura do tipo superescalar com o tratamento de dados na
forma paralela, visando aumentar a velocidade de processamento dos dados.

5.3. Concluso
Baseados em dados disponveis de uma SE real, mostra-se uma metodologia para
desenvolver o projeto do sistema para deteco de faltas na forma de hardware, usando
informaes provenientes da sada de alimentadores em subestaes de distribuio. Na

Captulo 5

76

__________________________________________________________________________________________

realizao de uma arquitetura em FPGA, procurou-se a forma mais adequada e uma

arquitetura de circuito que otimizasse as respostas dos sinais e a rea de utilizao no
dispositivo.

Captulo 5

77

__________________________________________________________________________________________

Captulo 6

Arquitetura do Sistema de Deteco

de Faltas
Depois de realizado o estudo sobre os principais parmetros necessrios para atuar de
maneira eficiente, via hardware, na deteco de faltas no sistema de uma subestao,
implementa-se uma proposta de circuito ou arquitetura usando software de desenvolvimento
da ALTERA, Quartus verso 7.2 sp2 Web Edition e a linguagem de descrio de hardware
VHDL, visando a aplicao em um dispositivo lgico programvel como os CPLDs StratixIII
(EP3SE50F780C2) do fabricante ALTERA. Neste captulo, apresenta-se uma arquitetura e o
resultado das simulaes para mostrar o desempenho do circuito projetado.

Captulo 6
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___________________________________________________________________________
6.1 Arquitetura
A arquitetura proposta foi originalmente projetada a partir da idia do sistema de
deteco de faltas desenvolvido em (PERLAZA; DELGADO, 2003). Em Delgado, o projeto
consiste de um sistema que usa o conceito de DNA na comparao de dados, por isso, foi
denominado de chip de DNA. Neste projeto optou-se por usar portas XNOR para fazer a
comparao, observando as igualdades bit a bit entre os bancos de padres de pr-faltas e as
informaes coletadas em tempo real.
Usa-se a linguagem VHDL para implementar registradores

para armazenamento

temporrio dos dados e memrias do tipo ROM para guardar o banco de dados de faltas. A
configurao usada permite a otimizao de pinos e o aumento de registradores, caso seja
necessrio um aumento na capacidade de tratamento de dados.
Com base nos parmetros anteriormente mencionados e nas especificaes do projeto,
implementa-se na forma de diagrama de fluxo mostrado na figura 6.1, o sistema de deteco e
diagnstico de faltas.

Captulo 6
79
___________________________________________________________________________

Incio

Dados conversor A/D

No

Final converso A/D

Sim
Registra Sinais
Convertidos - 64bits

Memrias Registros de
pr-faltas

Registra 16,64 x 80

Rels Digitais 16bits

Comparador de Faltas

Bandeira NO acionada
SEM classificao falta

No

Falta Detectada?

Sim

Bandeira acionada e
classificao da falta

Fim

Figura 6. 1- Diagrama de Fluxo do Sistema

Captulo 6
80
___________________________________________________________________________
Com base no diagrama de fluxo foi desenvolvida a arquitetura da figura 6.2 de forma
hierrquica, onde cada bloco foi realizado em linguagem de descrio de hardware VHDL e
agrupados no final de forma grfica para compor o projeto global.

Figura 6.2- Arquitetura do Sistema de Deteco de Faltas

Neste circuito faz-se o controle da aquisio de dados, atravs do conversor, depois

armazena-se em um s vetor, um registrador de 80 bits, de forma a proceder na seqncia a
comparao atravs de portas XNOR e AND com um banco de informaes de padres de
pr-faltas armazenados em memrias ROMs. Se for verificada alguma igualdade acionado
um alarme luminoso (acendimento de LEDs), alertando ao operador a existncia de falta.
Baseado em um conversor A/D de 8 canais, com uma resoluo de oito bits,
amostragem de 1ms, o sistema deve controlar o inicio e fim de converso. A medida que faz
a varredura dos canais e a converso de cada canal, o resultado vai sendo registrado em um
registrador de 8x64 bits . Esta informao tradada na forma paralela, anexada aos 16 sinais
digitais, resultando um string de 80 bits que representa um registro de eventos de pr- faltas.
O registro de pr-faltas comparado em forma paralela, atravs de uma funo lgica
XNOR e uma porta AND (figura 6.3), com um string de dados contidos nas memrias

Captulo 6
81
___________________________________________________________________________
ROMs, que representam as informaes das faltas individuais e de todas as possveis
combinaes de duas faltas do sistema de potncia. A funo lgica AND detecta a seqncia
de 1s que pode acusar uma falta.
Baseado no artigo de Delgado e Seplveda (PERLAZA; DELGADO, 2003,
SEPLVEDA et al., 2004) foram considerados 300 diferentes tipos de faltas, isto , 24 faltas
individuais e 276 possveis combinaes de duas faltas. Terminada a comparao transfere-se
a informao a unidade mestra do sistema de potncia, via sistema de comunicaes para
realizar a anlise de faltas correspondentes.

Figura 6.3 - Circuito que compara os registradores de faltas e pr-faltas

Para a realizao das simulaes e a validao do projeto, foram usados alguns dados
reais de uma SE (P4 de Presidente Prudente do estado de So Paulo). Portanto, apresenta-se a
seguir os detalhes de cada bloco da arquitetura proposta (figura 6.2) e as suas simulaes.

6.2-Controlador

Captulo 6
82
___________________________________________________________________________
O controlador foi implementado para gerenciar as vrias funes do sistema. Para
implementar este controlador

baseou-se nas caractersticas de funcionamento de um

conversor (A/D0808) comercial, j descritas suas caractersticas anteriormente.

O controlador foi desenvolvido em linguagem VHDL que libera a cada sinal de clock
(transio positiva) um canal do conversor. Este processo repetido at que todos os 8 canais
sejam habilitados para um registrador paralelo/paralelo. Para validar este funcionamento,
mostra-se uma simulao, figura 6.4, com controle de seleo dos canais para o conversor
A/D. Considera-se nesta simulao o sinal de reset em nvel alto (reset em nvel baixo, o
controlador permanece no estado inicial).

Figura 6.4- Simulao do controlador

6.3- Registrador Paralelo/Paralelo

Este registrador registra os 8 sinais analgicos provenientes do conversor A/D de modo
paralelo/paralelo . Aps a leitura dos 8 canais (8 pulsos de clock), este registrador ter uma
informao de 64 bits. Estes 64 bits iro compor no prximo bloco de circuito, junto aos
sinais dos rels, os 80 bits que sero processados pelo comparador.
A figura 6.5a, ilustra o armazenamento de cada clula (8 bits). Na figura 6.5b mostra-se
o smbolo do bloco que representa uma entrada de programa realizado na linguagem de
descrio de hardware VHDL, gerado pelo software de desenvolvimento Quartus II da
Altera. Na figura 6.6 apresenta-se uma simulao deste bloco.

Captulo 6
83
___________________________________________________________________________

(b)
(a)
Figura 6.5- (a) Esquemtico ilustrando a funo do registrador paralelo/paralelo. (b) Smbolo
para o Registrador Quartus II Altera.

Figura 6.6- Simulao do Registrador Paralelo/Paralelo

Na simulao do registrador (figura 6.6) os dados DADO_IN provenientes do
conversor so armazenados a cada subida do ciclo de clock. Aps a varredura dos 8 canais,
um string de 64 bits mostrado na sada DADO_OUT, conforme se observa na simulao.
Nesta simulao foi usado um ciclo mnimo de 50ns para que a simulao no apresente
sinais esprios.

6.4-Conversor 64,16 x 80
Neste bloco so processados os dados do registrador paralelo/paralelo, 64 bits e um
string de 16 bits conforme arquitetura na figura 6.2, que so as informaes dos rels digitais
formando um string nico de 80 bits, que sero enviados para a entrada do comparador.
mostrada na figura 6.7, uma simulao deste conversor.

Captulo 6
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___________________________________________________________________________

Figura 6.7- Simulao do Conversor 64,16X80

A ent_sai_reg representa os sinais do registrador digital, 16 bits, a ent_sai_seri so os
sinais do registrador paralelo/paralelo. Na sada, dados_conc, observa-se os dados
formando um nico string (80bits). Nesta simulao o sinal de clock de 50ns.

6.5-Memrias
Para compor o banco de 300 faltas foram usadas 4 memrias de 128 posies cada,
projetas na linguagem de descrio de hardware. Junto com este bloco de memrias
implementa-se um decodificador (em nvel alto), cada memria existente no circuito.
Conforme a memria habilitada e o endereo solicitado, os dados vo sendo liberados para o
comparador. Mostra-se na figura 6.8 o esquemtico das memrias e na figura 6.9 uma
simulao onde a entrada a[2..0] a entrada de seleo.

Figura 6.8-Esquemtico das Memrias ROMs.

Captulo 6
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___________________________________________________________________________

Figura 6.9- Simulao da Memria Rom.

Nesta simulao para a=0, selecionada a ROM1, sendo que as entradas de controle
devem ser colocadas g1=g2=0 e g3=1. Para read em nvel alto, observa-se a sada de dados,
para alguns endereos no barramento de endereos, onde em cada endereo tm-se
armazenado um evento de falta. Estas memrias respondem a frequncia de operao de no
mximo 25MHz.

6.6-Comparador
O comparador realiza as comparaes de 80bits entre os dados das memrias e os dados
vindos do conversor 64,16x80, usando portas XNOR e AND, que detectam as igualdades
binrias.

Fig. 6.10- Simulao para o comparador mostrando uma falta ocorrida.

Observa-se nesta simulao (figura 6.10) duas entradas iguais onde a primeira consiste
em uma entrada de dados vindo do conversor e a outra das memrias, que iro ser
comparadas, acionando o alarme indicando uma falta.

Captulo 6
86
___________________________________________________________________________
6.7 Arquitetura Completa
Neste projeto est sendo usado na compilao e simulao o Device Stratix III do
ambiente Quartus II Altera EP3SE50F780C2 que disponibiliza 488 pinos de entradas e
sadas (I/O). Para o projeto em questo, esto sendo utilizados apenas 69% (339 pinos de I/O),
por enquanto. Na figura 6.11 apresenta-se o bloco nvel de topo do projeto hierrquico com as
entradas e sadas globais, simulado no software QuartusII. Na figura 6.12 mostrado o
diagrama de bloco que compe o projeto hierarquico. Para todas as simulaes a seguir, o
clock utilizado foi de 20MHz, para que o circuito apresente um bom desempenho (figuras
6.13 e 6.14).

Figura 6.11 - Bloco esquemtico topo do projeto hierrquico

Captulo 6
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___________________________________________________________________________

Figura 6.12- Diagrama esquemtico para o Sistema de Deteco de Faltas

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Figura 6.13- Simulao completa(1) do Sistema proposto.

Figura 6.14- Simulao completa (2) do Sistema proposto.

Pelo resultado da simulao da fig. 6.13 observa-se que, para uma memria selecionada
no caso MEM1 onde a= 00, a entrada Adress_memoria est selecionando o endereo 10 o
dado armazenado correspondente de falta mostrado na sada TIPO_FALHA, que est sendo
comparado s informaes de I 0-7 juntamente com as informaes do Registrador Digital,
que formam o registrador de pr- falta . Desta comparao verifica-se atravs do sinal de
sada bandeira em nvel alto , que houve uma igualdade com os sinais armazenados na

Captulo 6
89
___________________________________________________________________________
memria. O mesmo procedimento visto em 6.14 quando selecionada a memria 2, onde
a= 01 quando Adress_memoria= 7.

Concluso
Neste captulo foram apresentados a arquitetura proposta para a deteco de faltas e os
resultados finais da simulao do sistema. Para entender o funcionamento mostra-se um
fluxograma que explica o algoritmo do circuito para ter seu objetivo realizado. Os resultados
foram apresentados em simulaes realizadas em cada bloco que compe o circuito,
permitindo uma analise passo a passo de todo o processamento. O ambiente de
desenvolvimento o Quartus II (Altera).

Captulo 6
90
___________________________________________________________________________

Captulo 7
Concluses Gerais e Sugestes para
Trabalhos Futuros
7.1-Concluses Gerais
Baseado em possveis danos que uma SE possa sofrer e a necessidade de ferramentas
para tomada de deciso rpida, foi proposta nesta dissertao o desenvolvimento de um
circuito capaz de detectar faltas e classific-las dentro de um sistema de distribuio de
energia em um tempo otimizado.

Captulo 6
91
___________________________________________________________________________
Buscou-se estabelecer procedimentos que permitissem realizar tal tarefa de forma que
os resultados fossem satisfatrios e a sua execuo se realizasse de forma rpida e eficiente,
conseqentemente, obtendo-se respostas tambm rpidas.

Captulo 7
91
___________________________________________________________________________

A metodologia usada neste trabalho tornou-se possvel devido aos recursos e a

capacidade dos dispositivos programveis que aumentam a cada dia, e ao uso de uma
linguagem de descrio de hardware. Os dispositivos FPGAs apresentam uma performance
muito boa, dando ao projeto um entendimento amplo e uma fcil atualizao.
Pelos resultados mostrados, considera-se que o sistema apresenta um tempo de resposta
rpido na indicao de ocorrncia de um evento de falta, o que permite avaliar que a
metodologia empregada pode ser eficaz se implementada em uma SE real. Para um pulso de
clock de 50ns, obteve-se na simulao do processo completo um ciclo de 32s.

7.2-Sugestes Para Trabalhos Futuros

Visando aperfeioar os resultados obtidos do sistema em questo, sugerem-se alguns
trabalhos futuros:

1. Usar outros dispositivos com mais recursos para proceder novas simulaes e
testes;

2. Simulao completa utilizando o software ATP para simular faltas juntamente

com o software MATLAB, onde o MATLAB interpretar o sistema unifilar
desenvolvido no software ATP, assim podendo trabalhar com dados mais reais
simultaneamente;

3. Inserir mais conversores para tornar as medidas mais rpidas;

4. Utilizar um display para visualizao do alerta, datas, e informao por extenso
da falta ocorrida;

5. Realizaes de testes em uma SE real, adquirindo-se novos parmetros.

92

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96

Apndice A.
Decodificador
Apresenta-se neste apndice o cdigo do decodificador (1x4) das 4 memrias, ou seja, a
seleo de 0 a 3, programado na linguagem de descrio de hardware, VHDL no ambiente de
projeto QUARTUS II.

Decoder_desme.vhd
library ieee;
use ieee.std_logic_1164.all;
USE IEEE.std_logic_unsigned.ALL;
entity decoder_desme is
port(
g3,g2bar,g1bar : in bit;
a : in bit_vector(1 downto 0);
y1,y2,y3,y4 : out bit
);--sadas do decoder
end decoder_desme;

-- entradas de habilita
--entradas binria de seleo

architecture tabela of decoder_desme is

signal habilita : bit_vector(4 downto 0); --combina enables
begin
habilita <= g3 & g2bar & g1bar & a;
process(habilita)

Apndice A
97
___________________________________________________________________________
begin
case habilita is
when "10000" =>
y4<='0';y3<='0';y2<='0';y1<='1';
when "10001" =>
y4<='0';y3<='0';y2<='1';y1<='0';
when "10010" =>
y4<='0';y3<='1';y2<='0';y1<='0';
when "10011" =>
y4<='1';y3<='0';y2<='0';y1<='0';
when others =>
y4<='0';y3<='0';y2<='0';y1<='0';

end case;
end process;
end tabela;

98

Apndice B
Conversor
O cdigo em VHDL do conversor baseia-se em um conversor A/D com MUX, para
simular sua operao e testar a unidade de controle do projeto. As sadas deste bloco so
multiplexadas e cada pulso de clock libera um dado de 8bits.

Conversor_muxe.vhd
library ieee;
use ieee.std_logic_1164.all;

entity conversor_muxe is
port(
I7:
in std_logic_vector(7 downto 0);
I6:
in std_logic_vector(7 downto 0);
I5:
in std_logic_vector(7 downto 0);
I4:
in std_logic_vector(7 downto 0);
I3:
in std_logic_vector(7 downto 0);
I2:
in std_logic_vector(7 downto 0);
I1:
in std_logic_vector(7 downto 0);
I0:
in std_logic_vector(7 downto 0);
Selecao: in std_logic_vector(2 downto 0);
saida: out std_logic_vector(7 downto 0)
);

Apndice B
99
___________________________________________________________________________
end conversor_muxe;

architecture ok of conversor_muxe is
begin
process(I7,I6,I5,I4,I3,I2,I1,I0,Selecao)
begin
-- use case statement
case Selecao is
when "000" =>
when "001" =>
when "010" =>
when "011" =>
when "100" =>
when "101" =>
when "110" =>
when "111" =>
when others =>
end case;
end process;
end ok;

saida <= I7;

saida <= I6;
saida <= I5;
saida <= I4;
saida <= I3;
saida <= I2;
saida <= I1;
saida <= I0;
saida <= "ZZZZZZZZ";

100

Apndice C.
Registrador Paralelo/ Paralelo 8/64
O cdigo a seguir , em VHDL , registra os dados vindo do conversor A/D. Possui um
canal de entrada paralelo com 8 bits de informao, que armazena a cada ciclo de clock um
string de 8 bits, completando 8 sinais de 8 bits cada. Aps os 8 ciclos de clock, os dados so
enviados para a sada em um string contendo 64 bits de informaes. Para reiniciar basta
colocar o RESET em nvel baixo.

Reg_paralelo_paralelo.vhd
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE IEEE.std_logic_arith.ALL;
USE IEEE.std_logic_signed.ALL;
USE IEEE.std_logic_unsigned.ALL;
ENTITY reg_paralelo_paralelo IS
PORT(
DADO_IN
:
CLK_IN
:
RESET :
IN
DADO_OUT
:

IN
STD_LOGIC_VECTOR(7 DOWNTO 0);
IN
STD_LOGIC;
STD_LOGIC;
OUT STD_LOGIC_VECTOR(63 DOWNTO 0) );

Apndice C
101
___________________________________________________________________________

END reg_paralelo_paralelo;
ARCHITECTURE a OF reg_paralelo_paralelo IS
SIGNAL
AUX
:
STD_LOGIC_VECTOR(55 DOWNTO 0);
SIGNAL D0,D1,D2,D3,D4,D5,D6,D7 : STD_LOGIC_VECTOR (7 DOWNTO 0);
SIGNAL CONTADOR : NATURAL RANGE 0 TO 7;
BEGIN
PROCESS (CLK_IN,RESET)
BEGIN
D0 <="00000000";D1 <="00000000";D2 <="00000000";D3 <="00000000"; D4 <="00000000"; D5
<="00000000";D6 <="00000000";D7 <="00000000";
IF reset = '0' THEN
DADO_OUT <= (OTHERS => '0');
AUX <= (OTHERS => '0');
CONTADOR <= 0;
--ENABLE_CONT<='0';
ELSIF CLK_IN'EVENT AND CLK_IN = '1' THEN
CASE CONTADOR IS
WHEN 0 =>
AUX(55 DOWNTO 48) <= DADO_IN(7 DOWNTO 0);
--Em um string de 64 ele
armazena nos ultimos bits sendo do mais para o menos significativo
--REGISTRO <= DADO_IN & D1 & D2 & D3 & D4 & D5 & D6 & D7;
CONTADOR <= CONTADOR + 1;
WHEN 1 =>
AUX(47 DOWNTO 40) <= DADO_IN(7 DOWNTO 0);
--REGISTRO <= D0 & DADO_IN & D2 & D3 & D4 & D5 & D6 & D7;
CONTADOR <= CONTADOR + 1;
WHEN 2 =>
AUX(39 DOWNTO 32) <= DADO_IN(7 DOWNTO 0);
--REGISTRO <= D0 & D1 & DADO_IN & D3 & D4 & D5 & D6 & D7;
CONTADOR <= CONTADOR + 1;
WHEN 3 =>
AUX(31 DOWNTO 24) <= DADO_IN(7 DOWNTO 0);
--REGISTRO <= D0 & D1 & D2 & DADO_IN & D4 & D5 & D6 & D7;
CONTADOR <= CONTADOR + 1;
WHEN 4 =>
AUX(23 DOWNTO 16) <= DADO_IN(7 DOWNTO 0);
--REGISTRO <= D0 & D1 & D2 & D3 & DADO_IN & D5 & D6 & D7;
CONTADOR <= CONTADOR + 1;
WHEN 5 =>
AUX(15 DOWNTO 8) <= DADO_IN(7 DOWNTO 0);
--REGISTRO <= D0 & D1 & D2 & D3 & D4 & DADO_IN & D6 & D7;
CONTADOR <= CONTADOR + 1;
WHEN 6 =>
AUX(7 DOWNTO 0) <= DADO_IN(7 DOWNTO 0);
--REGISTRO <= D0 & D1 & D2 & D3 & D4 & D5 & DADO_IN & D7;
CONTADOR <= CONTADOR + 1;
WHEN 7 =>
DADO_OUT <= AUX&DADO_IN(7 DOWNTO 0);
--REGISTRO <= D0 & D1 & D2 & D3 & D4 & D5 & D6 & DADO_IN;
CONTADOR <= 0;
--ENABLE_CONT<='1';
WHEN OTHERS =>

Apndice C
102
___________________________________________________________________________
END CASE;
END IF;
END PROCESS ;
END a;

103

Apndice D.
Memrias ROM
O cdigo das memrias ROMs - Ready Only Memory 128X80 a seguir, permite a
leitura dos dados que constituem nas possveis faltas que podem ocorrer dentro de uma SE.
Para armazenar previamente esses dados na ROM pode ser utilizado os recursos do software
da ALTERA, que aceita um arquivo em texto .mif Memory Initial File, que carregado no
programa quando da sua compilao. Atendendo a capacidade, a seleo dos endereos
realizada atravs de 7 bits.

Memria ROM 1
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

port(

entity ROM1 is
Clock : in std_logic;
Reset : in std_logic;
Enable : in std_logic;
Read : in std_logic;
Address : in std_logic_vector(6 downto 0);

Apndice D
104
___________________________________________________________________________
Data_out: out std_logic_vector(79 downto 0)
);
end ROM1;

architecture Behav of ROM1 is

type ROM_Array is array (0 to 74)
of std_logic_vector(79 downto 0);
constant Content: ROM_Array := (
0 => "00000000000000000000000000000000000000000000000000000000000000000000000000000000",
1 => "00000000000000000000000000000000000000000000000000000000000000000000000000000001",
2 => "00000000000000000000000000000000000000000000000000000000000000000000000000000010",
3 => "00000000000000000000000000000000000000000000000000000000000000000000000000000011",
4 => "00000000000000000000000000000000000000000000000000000000000000000000000000000100",
5 => "00000000000000000000000000000000000000000000000000000000000000000000000000000101",
6 => "00000000000000000000000000000000000000000000000000000000000000000000000000000110",
7 => "00000000000000000000000000000000000000000000000000000000000000000000000000000111",
8 => "00000000000000000000000000000000000000000000000000000000000000000000000000001000",
9 => "00000000000000000000000000000000000000000000000000000000000000000000000000001001",
10 => 00000000000000000000000000000000000000000000000000000000000000000000000000001010",
11 => 00000000000000000000000000000000000000000000000000000000000000000000000000001011",
12 => 00000000000000000000000000000000000000000000000000000000000000000000000000001100",
13 => 00000000000000000000000000000000000000000000000000000000000000000000000000001101",
14 => 00000000000000000000000000000000000000000000000000000000000000000000000000001110",
15 => 00000000000000000000000000000000000000000000000000000000000000000000000000001111",
16 => 00000000000000000000000000000000000000000000000000000000000000000000000000010000",
17 => 00000000000000000000000000000000000000000000000000000000000000000000000000010001",
18 => 00000000000000000000000000000000000000000000000000000000000000000000000000010010",
19 => 00000000000000000000000000000000000000000000000000000000000000000000000000010011",
20 => 00000000000000000000000000000000000000000000000000000000000000000000000000010100",
21 => 00000000000000000000000000000000000000000000000000000000000000000000000000010101",
22 => 00000000000000000000000000000000000000000000000000000000000000000000000000010110",
23 => 00000000000000000000000000000000000000000000000000000000000000000000000000010111",
24 => 00000000000000000000000000000000000000000000000000000000000000000000000000011000",
25 => 00000000000000000000000000000000000000000000000000000000000000000000000000011001",
26 => 00000000000000000000000000000000000000000000000000000000000000000000000000011010",
27 => 00000000000000000000000000000000000000000000000000000000000000000000000000011011",
28 => 00000000000000000000000000000000000000000000000000000000000000000000000000011100",
29 => 00000000000000000000000000000000000000000000000000000000000000000000000000011101",
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Apndice D
105
___________________________________________________________________________
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-OTHERS =>
"ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ
ZZZZZZZ"
);
begin
process(Clock, Reset, Read, Address)
begin
if( Reset = '0' ) then
-if (enable='0') then
Data_out <=
"ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ
ZZZZZZZ";
elsif( Clock'event and Clock = '1' ) then
if Enable = '1' then
if( Read = '1' ) then
Data_out <= Content(conv_integer(Address));
else
Data_out <=
"ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ
ZZZZZZZ";
end if;
end if;
end if;
-end if;
end process;
end Behav;

Memria ROM 2
library ieee;
use ieee.std_logic_1164.all;

Apndice D
106
___________________________________________________________________________
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity ROM2 is
port(
Clock : in std_logic;
Reset : in std_logic;
Enable : in std_logic;
Read : in std_logic;
Address : in std_logic_vector(6 downto 0);
Data_out: out std_logic_vector(79 downto 0)
);
end ROM2;
-------------------------------------------------------------architecture Behav of ROM2 is
type ROM_Array is array (0 to 74)
of std_logic_vector(79 downto 0);
constant Content: ROM_Array := (
0 => "00000000000000000000000000000000000000000000000000000000000000000000000001111111",
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2 => "00000000000000000000000000000000000000000000000000000000000000000000000010000001",
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28 => 00000000000000000000000000000000000000000000000000000000000000000000000000011100",
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30 => 00000000000000000000000000000000000000000000000000000000000000000000000000011110",
31 => 00000000000000000000000000000000000000000000000000000000000000000000000000011111",
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33 => 00000000000000000000000000000000000000000000000000000000000000000000000000100001",
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35 => 00000000000000000000000000000000000000000000000000000000000000000000000000100011",
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Apndice D
107
___________________________________________________________________________
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-OTHERS =>
"ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ
ZZZZZZZ"
-);
begin
process(Clock, Reset, Read, Address)
begin
if( Reset = '0' ) then
--if (enable='0') then
Data_out <=
"ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ
ZZZZZZZ";
elsif( Clock'event and Clock = '1' ) then
if Enable = '1' then
if( Read = '1' ) then
Data_out <= Content(conv_integer(Address));
else
Data_out <=
"ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ
ZZZZZZZ";
end if;
end if;

Apndice D
108
___________________________________________________________________________
end if;
--end if;
end process;
end Behav;

Memria ROM 3
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity ROM3 is
port(
Clock : in std_logic;
Reset : in std_logic;
Enable : in std_logic;
Read : in std_logic;
Address : in std_logic_vector(6 downto 0);
Data_out: out std_logic_vector(79 downto 0)
);
end ROM3;
-------------------------------------------------------------architecture Behav of ROM3 is
type ROM_Array is array (0 to 74)
of std_logic_vector(79 downto 0);
constant Content: ROM_Array := (
0 => "00000000000000000000000000000000000000000000000000000000000000000000000111111111",
1 => "00000000000000000000000000000000000000000000000000000000000000000000001000000000",
2 => "00000000000000000000000000000000000000000000000000000000000000000000001000000001",
3 => "00000000000000000000000000000000000000000000000000000000000000000000001000000010",
4 => "00000000000000000000000000000000000000000000000000000000000000000000001000000011",
5 => "00000000000000000000000000000000000000000000000000000000000000000000001000000100",
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7 => "11111111111111111111111111111111111111111111111111111111111111111111111111111111",
8 => "00000000000000000000000000000000000000000000000000000000000000000000000000001000",
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11 => 00000000000000000000000000000000000000000000000000000000000000000000000000001011",
12 => 00000000000000000000000000000000000000000000000000000000000000000000000000001100",
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14 => 00000000000000000000000000000000000000000000000000000000000000000000000000001110",
15 => 00000000000000000000000000000000000000000000000000000000000000000000000000001111",
16 => 00000000000000000000000000000000000000000000000000000000000000000000000000010000",
17 => 00000000000000000000000000000000000000000000000000000000000000000000000000010001",
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21 => 00000000000000000000000000000000000000000000000000000000000000000000000000010101",
22 => 00000000000000000000000000000000000000000000000000000000000000000000000000010110",
23 => 00000000000000000000000000000000000000000000000000000000000000000000000000010111",
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26 => 00000000000000000000000000000000000000000000000000000000000000000000000000011010",
27 => 00000000000000000000000000000000000000000000000000000000000000000000000000011011",
28 => 00000000000000000000000000000000000000000000000000000000000000000000000000011100",
29 => 00000000000000000000000000000000000000000000000000000000000000000000000000011101",

Apndice D
109
___________________________________________________________________________
30 => 00000000000000000000000000000000000000000000000000000000000000000000000000011110",
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33 => 00000000000000000000000000000000000000000000000000000000000000000000000000100001",
34 => 00000000000000000000000000000000000000000000000000000000000000000000000000100010",
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36 => 00000000000000000000000000000000000000000000000000000000000000000000000000100100",
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39 => 00000000000000000000000000000000000000000000000000000000000000000000000000100111",
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OTHERS =>
"ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ
ZZZZZZZ"
);
begin
process(Clock, Reset, Read, Address)
begin
if( Reset = '0' ) then
--if (enable='0') then
Data_out <=
"ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ
ZZZZZZZ";
elsif( Clock'event and Clock = '1' ) then

Apndice D
110
___________________________________________________________________________
if Enable = '1' then
if( Read = '1' ) then
Data_out <= Content(conv_integer(Address));
else
Data_out <=
"ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ
ZZZZZZZ";
end if;
end if;
end if;
--end if;
end process;
end Behav;

Memria ROM 4
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity ROM4 is
port(
Clock : in std_logic;
Reset : in std_logic;
Enable : in std_logic;
Read : in std_logic;
Address : in std_logic_vector(6 downto 0);
Data_out: out std_logic_vector(79 downto 0)
);
end ROM4;
-------------------------------------------------------------architecture Behav of ROM4 is
type ROM_Array is array (0 to 74)
of std_logic_vector(79 downto 0);
constant Content: ROM_Array := (
0 => "00000000000000000000000000000000000000000000000000000000000000000000111111111111",
1 => "00000000000000000000000000000000000000000000000000000000000000000001000000000000",
2 => "00000000000000000000000000000000000000000000000000000000000000000001000000000001",
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8 => "00000000000000000000000000000000000000000000000000000000000000000000000000001000",
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Apndice D
111
___________________________________________________________________________
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59=> 00000000000000000000000000000000000000000000000000000000000000000000000000110000",
60 => 00000000000000110000000000000000000000000000000000000000000000000000000000110001",
61 => 00000011000000000000000000000000000000000000000000000000000000000000000000110000",
62 => 00011100000000000000000000000000000000000000000000000000000000000000000000110001",
63 => 00000001111000000000000000000000000000000000000000000000000000000000000000110000",
64 => 00000000001100000000000000000000000000000000000000000000000000000000000000110001",
65 => 00000111110000000000000000000000000000000000000000000000000000000000000000110000",
66 => 00110000000000000000000000000000000000000000000000000000000000000000000000110001",
67 => 00000000100000000000000000000000000000000000000000000000000000000000000000110000",
68 => 00000011100000000000000000000000000000000000000000000000000000000000000000110001",
69 => 00000000000000000000000000000000000000000000000000000000000000000000000000110000",
70 => 00000000000000000000000000000000000000000000000000000000000000000000000010111111",
71 => 00000000000000000000000000000000110000000000000000000000000000000000000000110110",
72 => 00000000000000000000000000000000000000000000000000000000000000000000000111110001",
73 => 00000000000000000000000000000000000000000000000000000000000000000000000111110000",
74 => 00000000000000000000000000000000000000000000000000000000000000000000111111111111",
-OTHERS =>
"ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ
ZZZZZZZ"
-);

Apndice D
112
___________________________________________________________________________
begin
process(Clock, Reset, Read, Address)
begin
if( Reset = '0' ) then
--if (enable='0') then
Data_out <=
"ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ
ZZZZZZZ";
elsif( Clock'event and Clock = '1' ) then
if Enable = '1' then
if( Read = '1' ) then
Data_out <= Content(conv_integer(Address));
else
Data_out <=
"ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ
ZZZZZZZ";
end if;
end if;
end if;
--end if;
end process;
end Behav;

113

Apndice E
Comparador
O programa em VHDL compara a cada ciclo de clock (20M Hz), os sinais reais de
falhas (80 bits) com as informaes de pr-falhas (80 bits) armazenadas nas memrias ROMs.
A sada (tipo_falha) mostra o string que acusa uma falha e a sada bandeira acende um led
informando.

Comparador.vhd
LIBRARY IEEE;
use ieee.std_logic_1164.all;
USE IEEE.std_logic_signed.ALL;
USE IEEE.std_logic_unsigned.ALL;
entity comparador is
port(
ent_memoria: IN std_logic_vector (79 downto 0);
ent_conversor: IN std_logic_vector (79 downto 0);
tipo_falha: OUT std_logic_vector (79 downto 0);
bandeira:buffer std_logic);
end comparador;
Architecture func of comparador is

Apndice E
114
___________________________________________________________________________

signal dna2: std_logic_vector(79 downto 0);

signal band2: std_logic;
begin
process (dna2,band2,ent_memoria,ent_conversor)
begin
dna2 <=not (ent_memoria xor ent_conversor); -- Nesta linha simulada a porta lgica XNOR
band2<=(
dna2(0)and dna2(1)and dna2(2)and dna2(3)and dna2(4)and dna2(5)and dna2(6)and dna2(7)and dna2(8)and
dna2(9)and dna2(10)and dna2(11) and dna2(12)and dna2(13)and dna2(14)and dna2(15)and dna2(16)and
dna2(17)and Ana2(18)and dna2(19)and dna2(20)and dna2(21)and dna2(22)and dna2(23)and dna2(24)and
dna2(25)and dna2(26)and dna2(27)and dna2(28)and dna2(29)and dna2(30)and dna2(31)and dna2(32)and
dna2(33)and dna2(34)and dna2(35)and dna2(36)and dna2(37)and dna2(38)and dna2(39)and dna2(40)and
dna2(41)and dna2(42)and dna2(43)and dna2(44)and dna2(45)and dna2(46)and dna2(47)and dna2(48)and
dna2(49)and dna2(50)and dna2(51)and dna2(52)and dna2(53)and dna2(54)and dna2(55)and dna2(56)and
dna2(57)and dna2(58)and dna2(59)and dna2(60)and dna2(61)and dna2(62)and dna2(63)and dna2(64)and
dna2(65)and dna2(66)and dna2(67)and dna2(68)and dna2(69)and dna2(70)and dna2(71)and dna2(72)and
dna2(73)and dna2(74)and dna2(75)and dna2(76)and dna2(77)and dna2(78)and dna2(79)); -- A porta AND
utilizada para acionar a bandeira.
if (band2='1') then
bandeira<=band2;
tipo_falha<=ent_memoria;
else
bandeira<='0';
tipo_falha<="000000000000000000000000000000000000000000000000000000000000000000000000
00000000";
end if;
end process;
end func;

115

Apndice F
Conversor 64_16x80
Este cdigo de programa tem a funo de registrar os 64 bits da sada do registrador
paralelo_ paralelo e os 16bits (sinais dos rels de proteo digital) em um nico string de 80
bits.

Conversor64_16x80.vhd
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE IEEE.std_logic_arith.ALL;
USE IEEE.std_logic_signed.ALL;
USE IEEE.std_logic_unsigned.ALL;
ENTITY Conversor64_16x80 IS
PORT(
ent_sai_seri
:IN
STD_LOGIC_VECTOR(63 DOWNTO 0);
ent_sai_reg
:IN
STD_LOGIC_VECTOR(15 DOWNTO 0); -- Dados de Entrada
CLK_IN
:IN
STD_LOGIC;
RESET :IN
STD_LOGIC;
dados_conc
:OUT STD_LOGIC_VECTOR(79 DOWNTO 0) Dados de saida de 64
bits concatenados
);

Apndice F
116
___________________________________________________________________________

END Conversor64_16x80;
ARCHITECTURE a OF Conversor64_16x80 IS
SIGNAL
AUX
:
STD_LOGIC_VECTOR(79 DOWNTO 0);
SIGNAL CONTADOR : NATURAL RANGE 0 TO 8;
BEGIN
PROCESS (CLK_IN,RESET)
BEGIN
IF reset = '0' THEN
dados_conc <= (OTHERS => '0');
AUX <= (OTHERS => '0');
CONTADOR <= 0;
ELSIF CLK_IN'EVENT AND CLK_IN = '1' THEN
CASE CONTADOR IS
WHEN 0 =>
AUX(79 DOWNTO 0) <= ent_sai_seri(63 DOWNTO 0)& ent_sai_reg(15 DOWNTO 0);
--Em um string de 64 ele armazena nos ultimos bits sendo do mais para o menos significativo
dados_conc <= AUX(79 DOWNTO 0);
CONTADOR <= CONTADOR + 1;
WHEN 1 =>
AUX(79 DOWNTO 0) <= ent_sai_seri(63 DOWNTO 0)& ent_sai_reg(15 DOWNTO 0);
dados_conc <= AUX(79 DOWNTO 0);
CONTADOR <= CONTADOR + 1;
WHEN 2 =>
AUX(79 DOWNTO 0) <= ent_sai_seri(63 DOWNTO 0)& ent_sai_reg(15 DOWNTO 0);
dados_conc <= AUX(79 DOWNTO 0);
CONTADOR <= CONTADOR + 1;
WHEN 3 =>
AUX(79 DOWNTO 0) <= ent_sai_seri(63 DOWNTO 0)& ent_sai_reg(15 DOWNTO 0);
dados_conc <= AUX(79 DOWNTO 0);
CONTADOR <= CONTADOR + 1;
WHEN 4 =>
AUX(79 DOWNTO 0) <= ent_sai_seri(63 DOWNTO 0)& ent_sai_reg(15 DOWNTO 0);
dados_conc <= AUX(79 DOWNTO 0);
CONTADOR <= CONTADOR + 1;
WHEN 5 =>
AUX(79 DOWNTO 0) <= ent_sai_seri(63 DOWNTO 0)& ent_sai_reg(15 DOWNTO 0);
dados_conc <= AUX(79 DOWNTO 0);
CONTADOR <= CONTADOR + 1;
WHEN 6 =>
AUX(79 DOWNTO 0) <= ent_sai_seri(63 DOWNTO 0)& ent_sai_reg(15 DOWNTO 0);
dados_conc <= AUX(79 DOWNTO 0);
CONTADOR <= CONTADOR + 1;
WHEN 7 =>
AUX(79 DOWNTO 0) <= (ent_sai_seri(63 DOWNTO 0)& ent_sai_reg(15 DOWNTO 0));
--Em um string de 64 ele armazena nos ultimos bits sendo do mais para o menos significativo
dados_conc <= AUX(79 DOWNTO 0);
CONTADOR <=0;
--WHEN 8 =>
--dados_conc <= AUX(79 DOWNTO 0);
--CONTADOR <= 0;
WHEN OTHERS =>

Apndice F
117
___________________________________________________________________________
END CASE;
END IF;
END PROCESS ;
END a;

118

Apndice G
Controlador
Este programa faz a seleo dos canais do conversor implementado ambos em
linguagem VHDL.

controlador.vhd
library ieee;
use ieee.std_logic_1164.all;
USE IEEE.std_logic_unsigned.ALL;
entity controlador is
port(
clk,reset: in std_logic;
selecao: out std_logic_vector(2 downto 0));
end controlador;
architecture cont of controlador is
type etapas is(e0,e1,e2,e3,e4,e5,e6,e7);
signal pr_etapa,siga_etapa: etapas;
begin
--------------------- Processo das Etapas -> Inicial --------------------acesso:process(reset,clk)
begin
if (reset='0') then
pr_etapa<=e0;

-- reseta as etapas iniciando pela etapa1

-- etapa inicial caso seja resetado

Apndice G
119
___________________________________________________________________________

elsif (clk'EVENT and clk='1') then -- cada evento do clock

pr_etapa<=siga_etapa; --siga_etapa;
end if;
end process acesso;
etapas_i: process(pr_etapa,siga_etapa)
begin
case pr_etapa is
--------------------- etapa 1 --------------------when e0 =>
selecao<="000";
siga_etapa<=e1;
--------------------- etapa 2 --------------------when e1 =>
selecao<="001";
siga_etapa<=e2;
-------------------- etapa 3 --------------------when e2 =>
selecao<="010";
siga_etapa<=e3;
-------------------- etapa 4 --------------------when e3 =>
selecao<="011";
siga_etapa<=e4;
--------------------- etapa 5 --------------------when e4 =>
selecao<="100";
siga_etapa<=e5;
--------------------- etapa 6 --------------------when e5 =>
selecao<="101";
siga_etapa<=e6;
--------------------- etapa 7 --------------------when e6 =>
selecao<="110";
siga_etapa<=e7;
--------------------- etapa 8 --------------------when e7 =>
selecao<="111";
siga_etapa<=e0;
--------------------- Finalizando processo --------------------when OTHERS =>
end case;
end process etapas_i;
end cont;

120

Anexo I.
Artigo Publicado
SOUZA, F. A; OKI, N.; MANTOVANI, S. C. A. Aplicando FPGA em diagnsticos de faltas
em subestaes de distribuio de energia eltrica. In: BRAZILIAN CONFERENCE ON
DYNAMICS, CONTROL AND APPLICATIONS DINCON, 7, 2008, Presidente Prudente.
Proceedings DINCON Presidente Prudente, 2008, p. 6 CD/ROM.