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Introduccin a los sistemas secuenciales

Unidad 1. Flip-Flops (Basculas Electrnicas)

En este documento se har la definicin componentes electrnicos conocidos como flip-flop o basculas electrnicas, adems de sus caractersticas y sus tipos ms representativos, y sus caractersticas de funcionamiento.

QU ENCONTRAREMOS EN ESTE DOCUMENTO?


Conceptos generales ........................................................................................ 3 Introduccin ....................................................................................................... 3 a. b. c. d. e. f. Flip-flop S-R .............................................................................................. 4 Flip-flop D disparado por flanco ................................................................ 6 Flip-flop JK disparado por flanco .............................................................. 7 Flip-flop T .................................................................................................. 9 Flip-Flop maestro-esclavo ........................................................................10 Entradas asncronas de inicializacin y borrado de los flip-flops ............12

Enlaces de inters .......................................................................................... 14 Dnde podemos encontrar ms informacin .....................................................14

Conceptos generales
Introduccin
Diferencias entre un latch y un flip flop La diferencia bsica entre latches y flip-flops es la manera en que cambian de un estado a otro: los latches son biestables activos por nivel, los flip-flop son biestables activos por flancos. En muchas situaciones es necesario sincronizar el funcionamiento de muchos circuitos diferentes y resulta de utilidad poder controlar el momento en el que un circuito cambiar de estado. Algunos biestables estn construidos de manera que slo cambian de estado ante la aplicacin de una seal de disparo, en concreto ante el flanco de bajada o de subida de una seal de entrada llamada reloj (CLK). Estos biestables reciben el nombre de biestables disparados por flanco, o ms comnmente flip-flops. Los flip-flops son dispositivos sncronos. El trmino sncrono significa que la salida cambia de estado nicamente en un instante especfico de una entrada de disparo (reloj), es decir, los cambios en la salida se producen sincronizadamente con el reloj. Podemos encontrar dos tipos de flip-flops: Los que son disparados por el flanco de subida de la seal de reloj. Los que son disparados por el flanco de bajada de la seal de reloj.

Figura1. Flancos de subida y bajada

a. Flip-flop S-R Se asemeja al latch R-S excepto en que el circuito slo responde a sus entradas en el flanco ascendente o descendente de la seal de reloj. Los smbolos grficos (figura XX) se asemejan a los de los latches con entrada de habilitacin, excepto en que esta ltima entrada se reemplaza por una entrada de reloj.

Figura2. Flip-flop R-S (a) disparado por flanco de subida. (b) disparado por flanco de bajada

En ausencia de la transicin de reloj el flip-flop permanece en su modo de memoria, como se aprecia en el diagrama de la Figura XX, correspondiente a un flip-flop disparado con flanco de subida.

Figura 3. Ejemplo de onda en las entradas y salidas de un flip-flop disparado por flanco ascendente

El funcionamiento de un flip-flop R-S activado por flanco descendente es, por supuesto, idntico, excepto que el disparo tiene lugar en el flanco de bajada de la seal de reloj (cuando cambia de 1 a 0). Esquemas de flip-flop S-R disparado por flanco de subida

Figura4. Circuito combinacional

Figura5. Smbolo lgico

Tabla de la verdad de flip-flop S-R disparado por flanco de subida

Figura6. Tabla de la verdad

b. Flip-flop D disparado por flanco Su comportamiento es similar al del latch D descrito con anterioridad, la salida del flipflop tipo D se igualar a la entrada en el instante en el que se produzca el flanco ascendente o descendente (segn el tipo de flip-flop) de la seal de reloj (CLK). En la Figura 7 se observa el smbolo lgico y la tabla de verdad de un flip-flop tipo D disparado por flanco ascendente.

Figura7. Flip-flop D, disparado por flanco ascendente

El funcionamiento de un flip-flop D disparado por flanco ascendente se resume en la Figura 8.

Figura8. Ejemplo de formas de onda en la entrada y en la salida de un flip-flop D disparado por flanco ascendente.

Esquemas de flip-flop D disparado por flanco de subida

Figura9. Circuito combinacional Figura10. Smbolo lgico Tabla de la verdad de flip-flop D disparado por flanco de subida

Figura11. Tabla de la verdad

c. Flip-flop JK disparado por flanco El flip-flop J-K se comporta como el flip-flop R-S a excepcin de que resuelve el problema de tener una salida indeterminada cuando las entradas se encuentran activas a la vez. La entrada J es la equivalente a la entrada S de un flip-flop R-S y la entrada K, al equivalente a la entrada R. En este dispositivo cuando las dos entradas se colocan a nivel alto la salida cambia al estado opuesto al que se encontraba. A este modo de funcionamiento se le denomina modo de basculacin. La tabla de transicin muestra las caractersticas de un flip-flop J-K disparado por flanco ascendente.

La Figura 12 ilustra el funcionamiento del flip-flop J-K disparado por flanco ascendente y su smbolo lgico.

Figura12. Ejemplo de formas de onda en la entrada y en la salida de un flip-flop JK disparado por flanco ascendente.

El flip-flop J-K es uno de los flip-flops ms ampliamente utilizados. Esquemas de flip-flop JK disparado por flanco de subida

Figura1. Figura1. Circuito combinacional

Smbolo

lgico

Tabla de la verdad de flip-flop JK disparado por flanco de subida

Figura1. Tabla de la verdad

d. Flip-flop T Existe otro tipo de flip-flop con una nica entrada (T). El comportamiento de un flip-flop tipo T es equivalente al de un flip-flop tipo J-K con sus entradas J y K unidas. De este modo, si la entrada T presenta un nivel bajo 0 el dispositivo est en su modo de memoria, y si al entrada T se encuentra a nivel alto 1 el dispositivo cambia de estado, es decir la salida bascula. En la Figura 13 se aprecia este comportamiento y el smbolo lgico.

Figura 13. Comportamiento y smbolo lgico de un Flip-flop

Esquemas de flip-flop T disparado por flanco de subida

Figura14. Circuito combinacional

Figura15. Smbolo lgico

Tabla de la verdad de flip-flop T disparado por flanco de subida

Figura16. Tabla de la verdad

e. Flip-Flop maestro-esclavo En muchos sistemas digitales es necesario sincronizar el funcionamiento de un gran nmero de circuitos con una sola seal de reloj. En la Figura 3-13 se muestra un ejemplo en el que la salida de un flip-flop se une a la entrada de otro y se sincronizan ambos con la misma seal de reloj.

Figura17. Conexin de flip-flops.

Para analizar el comportamiento del circuito supondremos que inicialmente la salida de los dos flip-flops estn a 0. Si aplicamos al primer flip-flop un nivel alto en la entrada J y un nivel bajo en la entrada K y al segundo flip-flop la salida de primero y un nivel bajo en su entrada K observamos en las formas de onda que el funcionamiento del circuito es

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incierto. Si el segundo flip-flop responde con rapidez a la seal de reloj, quiz responda antes de que cambie el primer dispositivo, en este caso ver un 0 a la entrada y la salida no cambiar. Sin embargo, si la respuesta del segundo flip-flop es lenta, el primer dispositivo habr tenido tiempo de cambiar y el segundo flip-flop ver un 1 en su entrada, con lo que pondr a 1 su salida. Este problema se puede resolver mediante el uso de flip-flops maestro/esclavo, que no son ms que biestables conectados en serie. Este tipo de flip-flop lo podemos encontrar para los modelos R-S, D y J-K. A continuacin se describe el funcionamiento de un flipo flop R-S maestro/esclavo. El flip-flop S-R maestro/esclavo bsico se muestra en la Figura 3-14. El circuito representa dos biestables S-R con entrada de habilitacin conectados en serie, en los que la entrada de reloj se usa para habilitar cada uno.

Figura18. Diagrama de un flip-flop R-S maestro/esclavo Cuando la seal de entrada de reloj pasa a nivel alto, se habilita el maestro y se deshabilita el esclavo. El maestro se comporta como un latch con entrada de habilitacin R-S, y el esclavo como no est habilitado continua en su estado previo, las salidas no cambian. Cuando el reloj se hace 0, el maestro se deshabilita y mantiene su estado previo. El esclavo est ahora habilitado y responde a sus entradas. Como la salida Q del maestro est conectada a la entrada S del esclavo y la salida Q' del maestro est conectada a la entrada R del esclavo, este siempre ver un 1 en una entrada y un 0 en la otra. Si la salida Q del maestro es 1, el esclavo estar en el estado SET y si es 0, estar en el estado RESET. Por tanto, cuando el esclavo est habilitado toma el estado de salida del maestro. La tabla de verdad de un flip-flop R-S maestro esclavo es la misma que la de los flipflops R-S disparado por flanco, excepto en la manera en que se sincroniza con la seal de reloj. El dispositivo responde a sus entradas mientras el reloj est alto, pero las salidas no se actualizan hasta que el reloj se hace bajo (Figura 19), es decir, el dispositivo maestro/esclavo responde al final del pulso de entrada de reloj, en lugar de hacerlo en el flanco ascendente o descendente. La tabla de verdad y el smbolo lgico se muestran en la Figura 19.

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Figura19. Flip-flop R-S maestro/esclavo. Tabla de la vedad y smbolo lgico

Si volvemos a analizar el problema anterior en la conexin de dos biestables, sincronizados con la misma entrada de reloj, el circuito sera el de la Figura 20.

Figura20. Conexin de flip-flop maestro esclavo

Al igual que antes el primer flip-flop responde al pulso de reloj que entra, pero esta vez la salida cambia en el flanco descendente del pulso. La entrada S2 del segundo flip-flop es 0 mientras el reloj est a nivel alto, y por lo tanto el circuito permanece en su estado de memoria. Despus del primer pulso de reloj la salida Q1 se pone a nivel alto 1 y con ella la entrada S2. Entonces cuando termine el segundo pulso de reloj la salida del segundo flip-flop se pondr a nivel alto. f. Entradas asncronas de inicializacin y borrado de los flip-flops Las entradas de los diversos flip-flops, es decir, R, S, J, K, D y T, slo tienen efecto en el momento de una transicin apropiada de la seal de reloj (CLK). Por tanto, nos referimos a estas entradas de control como sncronas, pues su funcionamiento est sincronizado con la entrada de reloj. En muchas aplicaciones resulta til poner la salida de un flip-flop a 0 o a 1 en cualquier momento, independientemente del reloj. Por tanto, algunos dispositivos tienen entradas adicionales para efectuar estas funciones. Estas reciben el

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nombre de entradas asncronas pues no estn controladas por el estado del reloj. Entre ellas se encuentran la entrada PRESENT (PRE), que cuando se active colocar la salida a nivel alto (Q=1) y la entrada CLEAR (CLR) que cuando se active llevar a la salida a nivel bajo (Q= 0). Como ocurre con el resto de entradas stas pueden ser activas a nivel alto o a nivel bajo (lo normal). Las entradas PRESET y CLEAR pueden anular las otras entradas al circuito. Es necesario asegurarse de que ambas entradas asncronas no estn activas simultneamente. En la Figura 3-17 se muestra el circuito correspondiente a las entradas asncronas de PRESET y CLEAR y el smbolo lgico, en el caso de un flip-flop J-K.

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Enlaces de inters
Dnde podemos encontrar ms informacin
Flip-flop S-R. URL http://www.ladelec.com/teoria/electronica-digital/193-flip-flop--flip-flop-rs.html http://es.wikipedia.org/wiki/Biestable Flip-flop D. URL http://www.unicrom.com/dig_FF_D.asp Flip-flop J-K. URL http://www.mailxmail.com/curso-electronica-digital/circuitos-biestables-flip-flop-jk http://www.scribd.com/doc/4918509/FLIPFLOP-JK Flip-flop T. URL http://www.unerg.edu.ve/index.php?option=com_docman&task=doc_view&gid=271 http://www.scribd.com/doc/30727304/Circuitos-Flip-Flop Flip-flop maestro-esclavo. URL http://www.electronica.com.es/content/31-flip-flop

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