ESTRUCTURA DE COMPUTADORES. Grado Matemticas e Informtica. PROBLEMAS TEMA 4: Procesador.

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Sea la estructura del procesador de la gura, que dispone de unidad de control cableada. La memoria de este computador tiene un tiempo de acceso de dos ciclos de reloj. Se quiere dotar a este procesador de la instruccin o de dos palabras OR .R1, .R2, /dir. El destino se deja en el registro R1. Desglose en operaciones elementales a nivel RT la instruccin OR .R1, .R2, /dir, indicando qu operao e ciones se solaparn en el mismo ciclo de reloj, e incluyendo el fetch de la siguiente instruccin. a o

Figura 1 . Estructura de la CPU

Sea un computador cuya memoria es as ncrona y activa una seal WAIT mientras no haya terminado la n operacin solicitada. o a) Desglose en operaciones elementales a nivel RT la instruccin de dos palabras: PUSH /dir, procurando o solapar operaciones elementales, e incluyendo el fetch de la siguiente instruccin. La pila crece en direcciones o decrecientes y el SP apunta al ultimo dato introducido en ella. b) Indique el tiempo correspondiente al camino cr tico suponiendo que la unidad de control sea cabelada, teniendo en cuenta que los retardos de algunos dispositivos son: Multiplexores: 3 ut Registros: 1,5 ut Operacin ms lenta de la ALU: 13 ut o a Puertas triestado: 1 ut Banco de registros: 2 ut

c) Cul ser el tiempo medio de ejecucin de esta instruccin si la memoria principal en promedio necesita a a o o 2 ciclos de reloj?

El computador que se muestra en la gura 2 tiene unidad de control cableada, palabras y direcciones de 32 bits y direccionamiento a nivel de byte. Su puntero de pila (SP) apunta a la ultima palabra de la cima de la pila y sta crece hacia direcciones crecientes. Ninguno de los registros del procesador permite autoincremento e o autodecremento. Considerando la instruccin POP #desplaz[.R2--] del juego de instrucciones de este computador, reso ponda a las siguientes cuestiones: a) Cuntos accesos a memoria, para lectura o escritura, se realizan durante su fase de ejecucin? a o

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ICM R/W A R al reg. estado D R FEM t1 32 t6 FRI de ALU . C O RS M P RI UNIDAD DE CONTROL OP: t2 t3 FA F1 TMP1 F2 SP x mux R

"0" mux S A L U y OP CY SELA BR A

WAIT FLM

Mp

F3 t4

TMP2 PC t5 FPC

Bus de datos y direcciones

S not S R not R S+CY R+S+CY R-S-CY R or S R and S R xor S Sx2 S/2 RxS R nand S

FRS

WAIT

Figura 2 . Estructura de la CPU y operaciones de la ALU b) Exprese a nivel RT (transferencia entre registros) las operaciones elementales de la fase de ejecucin de la o instruccin. o c) Si el ciclo de reloj es de 5 ns y todos los accesos a memoria duran 3 ciclos de reloj, cuanto tiempo tarda en ejecutarse esta instruccin?. Recuerde que para este apartado debe considerar tambin la duracin de la fase o e o de fetch.

Sea un computador con una unidad de control cableada y 4 registros temporales (TMP1 a TMP4). La memoria principal es as ncrona, activa una seal READY cuando acaba el acceso solicitado, y es direccionable n a nivel de byte. Se quiere dotar a este computador de instrucciones mltiples que operan con operandos u vectoriales. Entre ellas, la instruccin de una palabra PUSHM #n, [.Ri]. Esta instruccin introduce en pila o o #n palabras de memoria apuntadas por el registro .Ri, cuyo valor no queda modicado tras la instruccin. El o puntero de pila crece hacia direcciones decrecientes de memoria y apunta al ultimo dato introducido en pila. a) Realice a nivel RT las operaciones elementales para cada ciclo de reloj de la instruccin PUSHM #n, [.Ri], o especicando cmo se resolver el incremento de direcciones de memoria si el direccionamiento es a nivel de o a byte.

Sea un computador cuyo tiempo de acceso a memoria es de 24 ut, y cuya operacin elemental ms larga o a dura 16 ut. a) Desglose en operaciones elementales a nivel RT la instruccin de dos palabras: ADD #5[.3++], /dir, ino dicando qu operaciones se solaparn en el mismo ciclo de reloj, e incluyendo el fetch de la siguiente instruccin. e a o b) Indique el tiempo total de ejecucin de dicha instruccin suponiendo que la unidad de control sea cableada. o o

Sea la estructura del procesador de la gura 3.

A travs de los buses de datos y de direcciones se conecta con una memoria as e ncrona que activa una seal n READY cuando ha acabado la operacin solicitada y cuyo tiempo medio de acceso es de 110 ut. o a) Aada en la gura las seales de control que estime necesarias. n n b) Calcule el tiempo de ciclo de reloj para este procesador en el caso de que la unidad de control sea cableada. Los retardos de algunos dispositivos del computador son:

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Acceso al banco de registros (BR): 8 ut Acceso a registro: 4 ut Multiplexores: 1 ut

Triestado: 1 ut Operacin ALU: 54 ut o

c) Qu modos de direccionamiento podr admitir esta estructura del procesador? Ser posible el direce a a cionamiento relativo a registro base? Proponga algn cambio para mejorar el rendimiento con este modo de u direccionamiento y explique cmo se lograr dicha mejora. o a

Figura 3 . Estructura de la CPU

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Sea un computador cuyo tiempo de acceso a memoria es de 24 ut, y cuya operacin elemental ms larga o a dura 16 ut. a) Desglose en operaciones elementales a nivel RT la instruccin de dos palabras: ADD #5[.3++], /dir, indio cando qu operaciones se solaparn en el mismo ciclo de reloj. e a b) Indique el tiempo total de ejecucin de dicha instruccin suponiendo que la unidad de control sea cableada. o o

En la gura adjunta se muestra el cronograma de las seales de control que se activan en un computador n con palabras y direcciones de 16 bits y direccionamiento a nivel de byte, durante la ejecucin de una instruccin o o de las 250 de que consta su repertorio de instrucciones. La Unidad de control de este computador es cableada y el Banco de Registros (BR) contiene 15 registros de propsito general (R0 a R14). o
Reloj PC a Bus Cargar AR Acceso a Mp Lectura Mp Cargar DR DR a Bus Cargar IR Selec. Mx Y Oper. ALU ALU a Bus Cargar PC Selec. BR Cargar BR Selec. Mx X Cargar SR
Cargar Rtemp Rtemp a Bus
Bus R2 R1 R1 PC
Y+ 2

BR
Y- 2

BR
X +Y

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Ciclos

a) Represente a nivel RT (transferencia entre registros) las operaciones elementales que se producen en cada uno de los diez ciclos de esta ejecucin. o b) Explique qu ciclos corresponden a la fase de fetch y cuales a la fase de ejecucin. Por qu en el ciclo 5 e o e no se activa ninguna de las seales de control? n c) A partir de la representacin del apartado a), determine de qu instruccin se trata y qu operaciones o e o e realiza. Indique su formato, sus operandos y los modos de direccionamiento de estos.

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Sea un computador cuyo tiempo de ciclo es de 15 ut y el tiempo de acceso a memoria es de 40 ut. Represente a nivel RT las operaciones elementales en cada ciclo de reloj de la instruccin de dos palabras que se indica a o continuacin, indicando qu microinstrucciones pertenecen a cada una de las fases de ejecucin de la instruccin: o e o o CALL /1000, e incluyendo el fetch de la siguiente instruccin. Suponga que la pila crece en direcciones crecientes o de memoria y el puntero de pila apunta a la ultima palabra introducida. Indique el tiempo total de ejecucin o de dicha instruccin. o

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-

En el diseo de la estructura de un computador se consideran los siguientes tiempos: n lectura/escritura de registro: 1 ut lectura o escritura del banco de registros: 5 ut retardo de la ALU: 35 ut
-

buer triestado: despreciable multiplexores: 2 ut acceso a Memoria Principal: 100 ut

Calcule el m nimo tiempo del ciclo de reloj del computador, suponiendo que su unidad de control es cableada.

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En la gura se muestra el esquema de un computador de 64 bits con Unidad de control cableada y direccionamiento a nivel de byte. Los accesos a memoria tienen una duracin media de 2 ciclos de reloj. La pila o crece hacia direcciones decrecientes y el puntero de pila (SP) apunta a la primera posicin vac de la cima de o a la pila. Los incrementos o decrementos de los registros, se realizan a travs de la ALU. e

a) Realice, a nivel RT (transferencia entre registros), las operaciones elementales de la fase de fetch, para cada ciclo de reloj. b) Realice a nivel RT las operaciones elementales de la fase de ejecucin de la instruccin de una palabra, o o perteneciente al juego de instrucciones de este computador: CALLNZ #desp[++.R2]. Esta instruccin realiza o un salto a subrutina condicional si NZ. c) De acuerdo con los apartados anteriores y considerando una frecuencia de reloj de 500 MHz, determine el tiempo medio que tarda en ejecutarse la instruccin del apartado b. o

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La gura que se muestra a continuacin representa la estructura de un procesador de 32 bits con Unidad o de control cableada y direccionamiento a nivel de palabra. Los accesos a memoria tienen una duracin de 2 o ciclos de reloj y los incrementos o decrementos de cualquier registro deben realizarse a travs de la ALU. e
ICM R/W A R X mux R A L U a REST FLM D R FEM CAR TDR 32 TRI CRI de ALU R. E S T CRE C O M P RI UNIDAD DE CONTROL OP: S not S R not R S+CY R+S+CY R-S-CY R or S R and S R xor S S*2 S/2 R nor S R nand S
CT1
T1

"0" mux S Y OP CY SELA A BANCO DE REGISTROS E PC TPC Bus de datos y direcciones CPC

Mp

CT2 TT1

T2 TT2

CT3 TALU

T3

Figura 4 . Estructura de la CPU y operaciones de la ALU a) Exprese a nivel RT (transferencia entre registros) las operaciones elementales que se producen en cada uno de los ciclos de la ejecucin de la instruccin de dos palabras LD .R3, /dir . En la segunda palabra de esta o o instruccin load se ubica la direccin dir especicada en el segundo operando. o o b) Represente en la plantilla del cronograma adjunto (Figura 2) todas las seales de control que se activan en n cada uno de los ciclos de reloj correspondientes a la fase de ejecucin de la instruccin anterior (por tanto, no o o debe incluir en el cronograma las seales debidas a la fase de fetch). n

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Reloj

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Ciclos

Figura 5 . Plantilla del cronograma

LEYENDA:

Ejercicios recomendados para hacer en SS