Universidade Federal do Vale do So Francisco UNIVASF Colegiado de Engenharia de Computao Disciplina: CCMP0026 Laboratrio de Eletrnica Digital Docente: Jadsonlee

ee da Silva S Discente: Victor Gustavo da Silva Oliveira Relatrio Experimento 4 1. Objetivos Descrever um circuito flip-flop; Realizar montagens de circuitos implementando funes de flip-flops. 2. Material Utilizado Mdulo de treinamento; CI 7473; 3. Resumo da teoria Na eletrnica digital, temos um importante circuito, chamado de flip-flop ou multivibrador biestvel. Este um circuito digital pulsado capaz de servir como memria de 1 bit. Basicamente, podemos representar um flip-flop como um bloco de duas sadas, Q e Q, entradas de variveis e uma entrada para um relgio de controle (clock), sendo a sada Q a principal do bloco. Este dispositivo possui dois sinais de sada, e para que ele possa assumir algum desses estados, necessria uma combinao das variveis de entradas e do clock. Quatro tipos de flip-flop possuem aplicaes comuns em sistemas digitais: o T (Toggle, onde se a entrada T estiver em alto, a sada muda de acordo com a mudana do clock, e se a entrada estiver em baixo, ele mantm o seu estado); o S-R (Set-Reset, onde a partir da combinao de sinais de S e R, onde se S estiver em alto, o sinal mudar para 1 ou se manter em um se assim estiver, e se S estiver em baixo e R em alto, com o clock habilitado, ser desabilitado, ou seja, ir para 0 ou se manter em 0 se assim estiver); J-K (aprimora o S-R, com a diferena de que inverter o estado se S=R=1); D (Delay). 4. Montagem 4,1. 1 Montagem: Flip-Flop R-S sncrono Um flip-flop R-S sncrono depende da habilitao de suas entradas por um sinal de clock para que haja a alterao de estado do mesmo. Neste caso, o flip-flop pode operar de duas maneiras: mantendo as entradas altas durante o pulso ou mantendo apenas na mudana do sinal de clock. O flip-flop ativado (muda o sinal para 1, ou mantm em 1 se assim j estiver), quando a entrada de set estiver em 1, e o reset em 0 quando o clock estiver habilitado. Se ambas as entradas estiverem em 0 quando o clock for mudado, o sinal no se modifica. No entanto, se as duas entradas estiverem em alto quando o clock for habilitado, no h um comportamento garantido. Na tabela-verdade abaixo, podemos verificar o funcionamento padro do flip-flop R-S sncrono (considerando o clock em estado alto).

S 0 1 0 1

R 0 0 1 1

Q Q 1 0 Evitar

Q Q 0 1 Evitar

Tabela-verdade de um flip-flop R-S sncrono.

Abaixo, temos o diagrama do circuito para montagem e a tabela-verdade para verificao.

[ S 0 1 0 1

[ R 0 0 1 1

4,2. 2 Montagem: Flip-flop J-K mestre-escravo Num flip-flop J-K mestre escravo, o circuito eltrico semelhante ao do S-R, com um aprimoramento: quando S=R=1, ao invs de o estado ser evitado, inverte-se a sada do flip-flop, ou seja, troca-se a sada do flip-flop pelo seu complemento. Abaixo, temos o bloco de um flip-flop J-K.

Bloco de um flip-flop J-K

Numa melhor explicao, podemos dizer que, supondo que o clock esteja inicialmente em baixo. Neste caso, o bloco mestre est inativo, e variaes nas entradas no produzem mudanas na sada. Quando o clock passa a 1, o bloco mestre se ativa e o escravo bloqueado, mantendo o estado Q anterior. Variaes nas entradas alteram a sada para o segundo bloco, mas no alteram a sada principal, pois o clock do escravo zero. Abaixo, temos a tabela-verdade com a descrio do funcionamento. J 0 1 0 1 K 0 0 1 1 Q Q 1 0 Q

Agora, verificamos o diagrama de montagem utilizando o CI 7473.

Abaixo, temos a tabela de verificao do funcionamento do circuito, considerando que as mudanas s acontecem de 1 para 0 no clock. [ J 0 1 0 1 ] [ K 0 0 1 1 ] [ ]

4,3. 3 Montagem: Circuito Divisor de Freqncia Um flip-flop, como dito anteriormente, tem vrias funes na eletrnica digital, e uma delas a diviso de freqncia. Cada FF J-K divide a freqncia do sinal da entrada por 2, ou seja, o clock, em cada sada do flip-flop ser a metade da freqncia de clock anterior. Sendo assim, se usarmos uma sada de um FF com determinado clock entrada de clock de um prximo FF, teremos como sada final a metade da freqncia do clock inicial. Abaixo, temos dois circuitos lgicos para montagem de um divisor de freqncia, primeiramente dividindo a freqncia por 2 e, posteriormente, por 4.

Divisor de freqncia por 2.

Divisor de freqncia por 4.

A partir dos princpios, podemos inferir um diagrama de sinais lgicos, a partir dos pulsos de clock como descrito abaixo.

Tabela Verdade

Diagrama de transio de estados

Acima, temos um diagrama de transio de estados para os sinais do relgio. Abaixo, teremos a tabela de verificao do funcionamento e o diagrama para verificao.

Tabela-verdade para verificao de funcionamento e diagrama de transio para verificao.