INSTITUTO TECNOLIGICO SUPERIOR DE CIUDAD HIDALGO

Principios Elctricos y Aplicaciones Digitales

Alejandro Garca Garca
Edgar Hernndez Caballero 29/03/2012

Mapas de Karnaugh
Los Mapas de Karnaugh son una herramienta muy utilizada para la simplificacin de circuitos lgicos. Cuando se tiene una funcin lgica con su tabla de verdad y se desea implementar esa funcin de la manera ms econmica posible se utiliza este mtodo. Ejemplo: Se tiene la siguiente tabla de verdad para tres variables. Se desarrolla la funcin lgica basada en ella. (Primera forma cannica). Ver que en la frmula se incluyen solamente las variables (A, B, C) cuando F cuando es igual a "1". Si A en la tabla de verdad es "0" se pone A, si B = "1" se pone B, Si C = "0" se pone C, etc.

F = A B C + A B C + A BC + A B C + A B C + A B C Una vez obtenida la funcin lgica, se implementa el mapa de Karnaugh.

Este mapa tiene 8 casillas que corresponden a 2n, donde n = 3 (nmero de variables (A, B, C)) La primera fila corresponde a A = 0 La segunda fila corresponde a A = 1 La primera columna corresponde a BC = 00 (B=0 y C=0)

La segunda columna corresponde a BC = 01 (B=0 y C=1) La tercera columna corresponde a BC = 11 (B=1 y C=1) La cuarta columna corresponde a BC = 10 (B=1 y C=0) En el mapa de Karnaugh se han puesto "1" en las casillas que corresponden a los valores de F = "1" en la tabla de verdad. Tomar en cuenta la numeracin de las filas de la tabla de verdad y la numeracin de las casillas en el mapa de Karnaugh. Para proceder con la simplificacin, se crean grupos de "1"s que tengan 1, 2, 4, 8, 16, etc. (slo Se ve del grfico que hay dos grupos cada uno de cuatro "1"s, (se permite compartir casillas entre los grupos). La nueva expresin de la funcin booleana simplificada se deduce del mapa de Karnaugh. - Para el primer grupo (rojo): la simplificacin da B (los "1"s de la tercera y cuarta columna) corresponden a B sin negar) - Para el segundo grupo (azul): la simplificacin da A (los "1"s estn en la fila inferior que corresponde a A sin negar) Entonces el resultado es F = B + A F = A + B Ejemplo: Una tabla de verdad como la de la derecha da la siguiente funcin booleana: F = ABC + AB C + A B C + A B C Se ve claramente que la funcin es un reflejo del contenido de la tabla de verdad cuando F = "1" Con esta ecuacin se crea el mapa de Karnaugh y se escogen los grupos. Se lograron hacer 3 grupos de dos "1"s cada uno. Se puede ver que no es posible hacer grupos de 3, porque 3 no es potencia de 2. Se observa que hay una casilla que es compartida por los tres grupos. La funcin simplificada es: F = AB + A C + B C Grupo en azul: AB, grupo marrn: AC, grupo verde: BC

FLIP-FLOP FLIP-FLOP JK
El smbolo lgico para un flip-flop JK es el siguiente:

Smbolo lgico de un flip-flop JK Este flip-flop se denomina como "universal" ya que los dems tipos se pueden construir a partir de l. En el smbolo anterior hay tres entradas sncronas (J, K y CLK). Las entradas J y K son entradas de datos, y la entrada de reloj transfiere el dato de las entradas a las salidas. A continuacin veremos la tabla de la verdad del flip-flop JK: Modo de operacin Mantenimiento Reset Set Conmutacin Tabla de verdad para un flip-flop JK Observamos los modos de operacin en la parte izquierda y la tabla de la verdad hacia la derecha. La lnea 1 muestra la condicin de "mantenimiento", o inhabilitacin. La condicin de "reset" del flip-flop se muestra en la lnea 2 de la tabla de verdad. Cuando J=0 y K=1 y llega un pulso de reloj a la entrada CLK, el flip-flop cambia a 0(Q=0). La lnea 3 muestra la condicin de "set" del flip-flop JK. Cuando J=1 y K=0 y se presenta un pulso de reloj, la salida Q cambia a 1. La lnea 4 muestra una condicin muy difcil para el flip-flop JK que se denomina de conmutacin. ENTRADAS CLK S 0 0 1 1 R 0 1 0 1 SALIDAS Q 0 1 Q 1 0 No cambia

Estado opuesto

FLIP-FLOP D
El smbolo lgico para un flip-flop D es el siguiente:

Smbolo lgico de un flip-flop D Tiene solamente una entrada de datos (D), y una entrada de reloj (CLK). Las salidas Q Y 1. Tambin se denomina " flip-flop de retardo. Cualquiera que sea el dato en la entrada (D), ste aparece en la salida normal retardado un pulso de reloj. El dato se transfiere durante la transicin del nivel BAJO al ALTO del pulso del reloj.

FLIP-FLOPS RS
Este es el flip-flop bsico, su smbolo es el siguiente:

Smbolo lgico de un flip-flop SR El flip-flop tiene dos entradas R (reset) y S (set), se encuentran a la izquierda del smbolo. Este flip-flop tiene activas las entradas en el nivel BAJO, lo cual se indica por los circulitos de las entradas R y S. Los flip-flop tienen dos salidas complementarias, que se denominan Q y 1, la salida Q es la salida normal y 1 = 0. El flip-flop RS se puede construir a partir de puertas lgicas. A continuacin mostraremos un flip-flop construido a partir de dos puertas NAND, y al lado veremos su tabla de verdad correspondiente.

Circuito equivalente de un flip-flop SR

Modo de operacin Prohibido Set Reset Mantenimiento

Entradas R 0 0 1 1 S 0 1 0 1 1 1 0

Salidas Q Q 1 0 1

No cambia

Tabla de verdad del flip-flop SR

Observar la realimentacin caracterstica de una puerta NAND a la entrada de la otra. En la tabla de la verdad se define la operacin del flip-flop. Primero encontramos el estado "prohibido" en donde ambas salidas estn a 1, o nivel ALTO. Luego encontramos la condicin "set" del flip-flop. Aqu un nivel BAJO, o cero lgico, activa la entrada de set(S). Esta pone la salida normal Q al nivel alto, o 1. Seguidamente encontramos la condicin "reset". El nivel BAJO, o 0, activa la entrada de reset, borrando (o poniendo en reset) la salida normal Q. La cuarta lnea muestra la condicin de "inhabilitacin" o "mantenimiento", del flip-flop RS. Las salidas permanecen como estaban antes de que existiese esta condicin, es decir, no hay cambio en las salidas de sus estados anteriores. Indicar la salida de set, significa poner la salida Q a 1, de igual forma, la condicin reset pone la salida Q a 0. La salida complementaria nos muestra lo opuesto. Estos flip-flop se pueden conseguir a travs de circuitos integrados.

FAMILAS LOGICAS
Hay muchas familias lgicas de circuitos integrados digitales que han sido introducidos comercialmente, las ms populares son: TTL: Lgicas de transistores (Transistor-transistor logic) ECL: Lgica de acoplamiento de emisor (emitter-coupled logic) MOS: Semiconductor de xido de metal (Metal-oxide semiconductor) CMOS: Semiconductor de oxido de metal complementario (Complementary metaloxide semiconductor)

PUERTA TTL
El transistor TTL T2L es un transistor lgico que forma una familia integrada muy utilizada

Se caracteriza por un VOH y 0,8V, un VIL y 2V y una tensin Vcc de 5V. La figura muestra la estructura de una Y-NO (NAND) de dos entradas, tipo 7400. Las dos entradas, A y B, se efectan con un transistor multi-emisores. La salida se efecta entre los transistores Q3 y Q4. Esta disposicin se llama TOTEM POLE. Si A = B = 1, Q3 est bloqueado, Q4 se satura y pone a masa la salida: F = 0. Si una de las entradas est a 0, Q3 se satura y Q4 se bloquea. La salida est unida a la Vcc: F = 1. En el sistema totem-pole, la salida de la puerta est o unida a masa o unida al + Vcc. Esta caracterstica PROHIBE PONER EN PARALELO LAS SALIDAS DE VARIAS PUERTAS. Existe una versin TTL con el colector abierto, figura, que permite unir las salidas entre s y realizar funciones denominadas "acordonadas" (cables).

A pesar de los perfeccionamientos tcnicos (TTL con diodos Schottky) la densidad de integracin y la velocidad de trabajo son bajas. ltimamente estas condiciones se han mejorado considerablemente.

PUERTA ECL
En la puerta TTL la velocidad de trabajo est limitada porque los transistores funcionan en rgimen de saturacin-bloqueo. En la puerta ECL (emisor-acoplamiento-lgico) la saturacin de los transistores se evita por la limitacin de la excursin de la corriente mediante una polarizacin exterior. La velocidad de este circuito puede alcanzar los gigaciclos.

PUERTAS CON TECNOLOGIA MOS

La tecnologa de las puertas realizadas en estructura MOS es extremadamente sencilla. Se muestran tres ejemplos de realizacin. a INVERSOR

En la figura anterior se reagrupan dos MOS. Uno de ellos es utilizado como carga (pequea superficie de integracin comparada con una resistencia). Su rejilla est unida a Vdd. El otro, en driver, inversor propiamente dicho. b - PUERTA NI

Montaje en paralelo de dos MOS cargados por un tercero. Es preciso A = 1 B = 1 A = B = 1 para tener S al potencial de masa. c - PUERTA Y-NO (NAND)

Montaje en serie de dos MOS cargados por un tercero. Es preciso que los dos transistores conduzcan para S = 0. CARACTERISTICAS DE LAS PUERTAS MOS Gran densidad de integracin. Elevada resistencia de entrada Pequeo consumo. Vdd del orden de 10V o ms. Frecuencia de trabajo limitada a algunos MHz Sensibles a las descargas elctricas.

PUERTAS CON TECNOLOGIA CMOS

Los MOS complementarios o CMOS estn formados por la asociacin de pares PMOSNMOS Esta tecnologa ofrece un MENOR CONSUMO, mayor densidad de integracin y una frecuencia de trabajo elevada.

La estructura de base de sta tecnologa es el inversor fundamental compuesto de dos MOS con enriquecimiento.

Su funcionamiento es el siguiente: Cuando Vg = Vdd, estado 1 a la entrada, el NMOS conduce y el PMOS se bloquea. La salida est a masa: S = 0. Cuando Vg = 0, estado 0, el NMOS se bloquea y el PMOS conduce. La salida pasa a + Vdd: S = 1. Por consiguiente el CMOS funciona como un doble conmutador estando uno abierto cuando el otro est cerrado. La salida S est en relacin bien con Vdd, bien con la masa Vss. Cuando la puerta est en reposo, no se utiliza la conmutacin, no existe ningn camino entre Vdd y masa. Por ello el consumo de la puerta es prcticamente nulo: corriente de fuga del orden de 1nA. A ttulo de ejemplo, la figura 10 muestra una puerta NI con tecnologa CMOS.

Familias de baja tensin

La otra solucin, ms adecuada, pasa por utilizar familias lgicas especialmente diseadas para funcionar con tensiones de alimentacin reducidas, sin que ello suponga una prdida de capacidad de carga ni incremento de los tiempos de propagacin. Estas familias lgicas son conocidas como familias lgicas de baja tensin (low voltage logic families). Dentro de las familias lgicas de baja tensin se encuentran: LV, LVC, ALVC, LVT, ALVT, AVC, LVQ, (algunos ejemplos de estos circuitos son: 74LV165, 74LVC14, 74ALVCH16272, 74LVT18502, etc.).

Obsrvese que el margen de tensiones en el que pueden funcionar, garantizando un correcto funcionamiento, va desde 2.3 a 3.6V, siendo una tensin tpica de alimentacin 3.3V. Las familias LV, LVC y ALVC estn realizadas con tecnologa CMOS y la familia LVT con tecnologa BiCMOS. Por tanto, las caractersticas de estas familias tienen cierta similitud con sus homlogas alimentadas con 5.0V. As, para las familias LV, LVC y ALVC con alimentaciones en el rango de 2.7-3.6V, se cumple: