Arquitectura de Computadores-Clase20

Pontificia Universidad Catlica de Chile Escuela de Ingeniera Departamento de Ciencia de la Computacin
Arquitectura de Computadores
Clase 20
Memoria Cach: Elementos de Diseo
IIC 2342 Semestre 2008-2
Rubn Mitnik
Memoria Cach
Captulo 5 : Sistemas de Memoria Memoria Cach
Algoritmos de Reemplazo
Determinan qu lnea hay que sobreescribir cuando la memoria cach se llena y se requiere escribir un bloque de memoria principal en la cach
R.Mitnik
Algoritmos de reemplazo
Para el esquema directo no hay eleccin ya que cada bloque de memoria slo puede estar en un sitio. Para los otros esquemas :
LRU (least recently used) FIFO (first in first out) LFU (least frequently used) Random
R.Mitnik
LRU (least recently used: menos recientemente usada):
Probablemente los bloques usados ms recientemente seguirn usndose en el futuro cercano.

Probablemente los bloques no usados en mucho tiempo no se usarn mucho en el futuro cercano.
R.Mitnik
LRU (least recently used: menos recientemente usada):
Con esta poltica se desaloja de la cach el bloque que tiene ms tiempo sin usarse. Implementacin por hardware
Cada vez que se usa un bloque se debe almacenar alguna referencia al tiempo (timestamp) Se sustituye aquel bloque que tenga la referencia ms antigua.
R.Mitnik
FIFO (first input first output):
Se hace una lista con la secuencia de entrada de los bloques a la memoria cach. Se desaloja el bloque ms antiguo. Nota: no se desaloja el bloque cuyo uso sea el ms antiguo (eso es LRU), se desaloja aquella que su ingreso a la cach es el ms antiguo.
Es decir se sustituye aquel bloque que ha estado ms tiempo en la cach (an cuando se haya usado recientemente)
7 Arquitectura de Computadores
R.Mitnik
FIFO (first input first output):
Implementacin: se usa una lista circular con una manecilla que indica el ms antiguo.
R.Mitnik
LFU (least frecuently used: utilizado menos frecuentemente):
Se sustituye aquel bloque que ha experimentado menos referencias. Implementacin: cada bloque posee un contador, el que se incrementa cada vez que el bloque ha sido referenciado. Se sustituye aquel que tenga el contador ms bajo.
R.Mitnik
Random (aleatorio):
Se sustituye un bloque cualquiera segn una funcin aleatoria.
Estudios realizados mediante simulacin han mostrado que la sustitucin aleatoria proporciona un desempeo ligeramente menor a un algoritmo de reemplazo como los anteriores (basados en el grado de utilizacin).
R.Mitnik
Memoria Cach
Polticas de escritura
Antes de que pueda ser reemplazado un bloque de la cach es necesario comprobar si ha sido alterado en la cach y no en la memoria principal. Si la memoria principal se encuentra actualizada, el bloque puede ser sobre-escrito. En caso contrario habr que actualizar la memoria principal antes de sobre-escribir el bloque.
R.Mitnik
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Hay dos tcnicas principales
Write-through (inmediatamente) Write-back (post-escritura)
R.Mitnik
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Write-through (escritura inmediata):
Todas las operaciones de escritura se hacen tanto en la cach como en la memoria principal inmediatamente. As se asegura que el contenido de la memoria principal sea siempre vlido.
R.Mitnik
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Write-through (escritura inmediata):
Desventaja: se genera un trfico sustancial a la memoria principal que puede disminuir el desempeo.
Estudios sealan que el porcentaje de referencias a memoria para escritura es del orden del 15%.
R.Mitnik
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Write-back (post-escritura):
La lnea se copia a memoria cuando se va a reemplazar (slo si fue modificada).
Bit de actualizacin:

inicializado en 0 (al cargarse la lnea) seteado en 1 al modificarse la lnea.
R.Mitnik
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Captulo 5 : Sistemas de Memoria Problemas de diseo: Memoria Cach
1KB 1ns
256 KB 5 ns
1 GB 100 ns
80 GB 5 ms
R.Mitnik
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Write-back (post-escritura):
Desventaja:
Porciones de la memoria principal pueden no ser vlidos. Los mdulos de I/O necesitaran acceder a ella a travs de la cach. puede generar problemas de coherencia de memoria
R.Mitnik
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Memoria Cach
Nmero y Niveles de Cach
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Nmero y Niveles de caches

Incialmente, se usaba slo una cach externa (off-chip) a la CPU. Luego se desarrollaron caches on-chip. Se hicieron estudios de performance para determinar si una sola cache es suficiente. El resultado de estas investigaciones indican que el desempeo aumenta si se emplean distintos niveles de cach.
R.Mitnik
Nmero y Niveles de caches

Actualmente se tienen sistemas de con caches on-chip (L1 y L2) y off-chip (L3).
R.Mitnik
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Memoria Cach
Tipos de Cachs
Unified:
instrucciones y datos juntos
Split:
instrucciones y datos separados
Specific:
usos especficos (trace cache, victim cache)
R.Mitnik
Tipos de caches
CPU
L1 CACHE Instruction Cache Data Cache
L2 Cache L3 Cache Main Memory

R.Mitnik 22 Arquitectura de Computadores
Nmero, Niveles y Tipos de caches

R.Mitnik
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Memoria Cach
Coherencia
El uso de diversos caches genera problemas de coherencia entre ellos, tanto utilizando politicas write-through como write-back. Problemas de coherencia:

Entre caches del mismo core o CPU Entre caches de distintos cores o CPUs
R.Mitnik
Coherencia
Soluciones:
Vigilancia del bus (con write-through)
invalidacin de datos
Transparencia de hardware
actualizacin en todas las caches
Memoria excluida de cache

memoria compartida no se transfiere a cache
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Coherencia
Soluciones:
Protocolo MESI (Modified / Exclusive / Shared / Invalid)
agrega dos bits de control por lnea
Modificada: distinta de memoria principal y no existe en otras caches. Exclusiva: coincide con memoria principal y no existe en otras caches.
Compartida: coincide con memoria principal y puede estar presente en otras caches.
Invlida: datos no son vlidos.
R.Mitnik
Memoria Cach
Tamao del bloque

Cuando se carga una palabra en la cach, se carga tambin palabras contiguas con la idea de que posteriormente van a ser tambin referenciadas.
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Tamao del bloque

Qu tan grande debe ser el bloque? Cuntas palabras contiguas deben cargarse en la cach?
Ni pocas, ni muchas:
La tasa de aciertos aumenta a medida que aumenta el tamao del bloque, pero empieza a disminiuir si aumenta demasiado
En bloques muy grandes las palabras dejan de estar tan contiguas y nunca o casi nunca son referenciadas.
Ej: Pentium 4 y AMD Athlon 64 usan lneas de 64 bytes

R.Mitnik
Tamao del bloque

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Efectos: eficiencia
Tamao del cdigo Optimizacin para velocidad tamao Cdigo optimizado para tamao puede llegar a ejecutarse ms rpido que cdigo optimizado para velocidad.
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Efectos: eficiencia
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Efectos: eficiencia
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Efectos: eficiencia
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Efectos: eficiencia
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Efectos: eficiencia
R.Mitnik
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Resumen
Resumen
Existen diversos elementos de diseo los cuales determinan la funcionalidad y desempeo de las memorias cach

Algoritmos de reemplazo Polticas de escritura Nmero y niveles de cach Tipos de cach Coherencia Tamao de las lneas
La correcta seleccin de stos permite optimizar la funcionalidad de la memoria cach para usos especficos
R.Mitnik

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Memoria Cach: Elementos de Diseo

IIC 2342 Semestre 2008-2

LRU (least recently used: menos recientemente usada):

Probablemente los bloques usados ms recientemente seguirn usndose en el futuro cercano.

LRU (least recently used: menos recientemente usada):

FIFO (first input first output):

FIFO (first input first output):

LFU (least frecuently used: utilizado menos frecuentemente):

Se sustituye un bloque cualquiera segn una funcin aleatoria.

Hay dos tcnicas principales

Write-through (inmediatamente) Write-back (post-escritura)

Write-through (escritura inmediata):

Write-through (escritura inmediata):

La lnea se copia a memoria cuando se va a reemplazar (slo si fue modificada).

inicializado en 0 (al cargarse la lnea) seteado en 1 al modificarse la lnea.

Nmero y Niveles de Cach

Nmero y Niveles de caches

Nmero y Niveles de caches

L2 Cache L3 Cache Main Memory

Nmero, Niveles y Tipos de caches

Memoria excluida de cache

agrega dos bits de control por lnea

Tamao del bloque

Tamao del bloque

Ej: Pentium 4 y AMD Athlon 64 usan lneas de 64 bytes

Tamao del bloque

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