Organizacin de la CPU

Gustavo Dvila Octubre 2011

Organizacin de la CPU
Unidad de Control (Control Unit - CU) Unidad Aritmtico Lgica (Arithmetic Logic Unit - ALU) El Contador de Programa (Program Counter - PC) Registro de Direccin de Memoria (Memory Address Register - MAR) Registro de Buffer de Memoria (Memory Buffer Register - MBR) tambin llamado Registro de Datos de Memoria (Memory Data Register - MDR) Memoria Cach Algunos Registro de Propsito Especial, tales como: La Palabra de Estado del Procesador (Processor Status Word -PSW)
El Puntero de Pila (Stack Pointer - SP) Registro de Instruccin (Instruction Register -IR)

Algunos Registros de Propsito General para almacenar datos y direcciones

Organizacin Interna de una CPU

Ciclo Bsqueda-Decodificacin-Ejecucin de la CPU

Ciclo Bsqueda-Decodificacin-Ejecucin de la CPU

Fase

de Bsqueda de Instruccin

La CPU usa la direccin que se encuentra en el PC para buscar la instruccin

Coloca el contenido del PC en MAR MAR = PC Asegura la lnea de control para realizar una lectura READ Coloca el contenido de la ubicacin apuntada por el MAR en el MBR MBR= Memory[MAR] Incrementa el contenido del PC para apuntar a la siguiente instruccin PC = PC + 1 Fase

de Decodificacin de Instruccin

La instruccin que se encuentra en el MBR debe ser decodificada separando el cdigo de operacin (opcode) y los operandos (n_operands) en el IR
IR = OPCODE - PART (MBR) N_OPERANDS = los operandos requeridos basados en IR

Ciclo Bsqueda-Decodificacin-Ejecucin de la CPU

Fase de Bsqueda de Operando(s)

Lo que se tiene ahora es el nmero de operandos a ser buscados en una direccin de memoria, un registro o una constante que es parte de la instruccin recibida
Se obtiene la instruccin completa IR = MBR Coloca la direccin de memoria de el primer operando a buscar MAR = First - Operand(IR) Asegura linea de control a READ Se trae el contenido de la direccin apuntada por el MAR (1er operando) MBR=Memory[MAR]

Fase de Ejecucin
En este punto el valor a ser escrito en el registro r1 est en el MBR una seal de control se enva para indicar que el contenido del MBR debe ser transferido a R1

Unidad de Control Cableado

El control cableado consiste de una mquina de estados y un circuito combinacional Es un autmata que se mueve de un estado a otro dependiendo de la entrada recibida.

Unidad de Control Microprogramado

Cuando la CPU ejecuta una instruccin, realmente ejecuta un conjunto de microinstrucciones llamadas microrutinas Cada microinstruccin requiere de un ciclo de CPU para ejecutarse Cada Microrutina est almacenada generalmente en una memoria de slo lectura tambien llamada ROM de control Las caractersticas del Control Microprogramado son: Permite crear infinitas instrucciones complejas que puedan ser descompuestas en las microinstrucciones bsicas Cuando se necesitan nuevas instrucciones no hay que modificar la parte fsica de un cpu slo hay que programar la instruccin con sus equivalentes microinstrucciones. En el control cableado cada nueva instruccin requiere ser agregada fisicamente en el hardware

Unidad de Control Microprogramado

Arquitectura RISC y CISC

Arquitectura RISC y CISC

Se han realizado muchos esfuerzos para mejorar el rendimiento de los computadores con el fin de incrementar la velocidad de funcionamiento de los componentes tales como:
El subsistema de memoria El subsistema de dispositivos de E/S El bus La CPU

El diseo de la misma CPU tena que mejorarse para obtener mejoras significativas en el rendimiento. El diseo y evolucin de las CPUs a lo largo de los aos est representado en las arquitecturas RISC y CISC

Arquitectura CISC Arquitectura de Computadora de Conjunto de Instrucciones Complejas (Complex Instruction Set Computer CISC)

Las imperativas tecnolgias que influyeron en la evolucin de la

arquitectura CISC fueron: El Control Microprogramado
Facilidad de Implementacin Uso de eficiente del espacio en el chip Posibilidad de modificar el conjunto de instrucciones Posibilidad de disear nuevas y poderosas instrucciones

Posibilidad de simular nuevas arquitecturas

Arquitectura CISC
Necesidad de tener un rico conjunto de instrucciones, dado que muchos programas fueron desarrollados en lenguaje ensamblador
Instrucciones para trabajar con operandos de punto flotante Instrucciones individuales para guardar y restaurar todos los registros de la CPU Instrucciones para proporcionar construcciones especiales de lazos Instrucciones para trabajar con diferentes modos de direccionamiento que permitan el indexado a travs de arreglos

Buscar la correspondencia de instrucciones de lenguaje de alto nivel al nivel de lenguaje de mquina

Al usar el control microprogramado, es posible disponer de algunas de las instrucciones de lenguaje de alto nivel a nivel de lenguaje de mquina. Estas instruccciones pueden ser interpretadas por el microprograma La disponibilidad de una instruccin de lenguaje de mquina ofrece la ventaja de que los compiladores de lenguajes de alto nivel generen cdigo ms simple y a la vez ms eficiente

Arquitectura CISC

Caractersticas de la Arquitectura CISC

Instrucciones de longitud variable
La longitud de la instruccin depende del modo de direccionamiento usado en los operandos

Las instrucciones requieren mltiples ciclos de reloj para ejecutar

Antes de que una instruccin pueda ser ejecutada los operandos deben ser buscados desde diferentes ubicaciones en memoria

Predominan las instrucciones con dos operandos

Los CISC soportan cero, uno o ms operandos

Variedad del direccionamiento de operandos

Registro a registro, registro a memoria y memoria a registro

Multiples modos de direccionamiento

Alguno de los direccionamientos soportados son el directo de memoria, indirecto de memoria y el indexado a travs de registros

Arquitectura CISC

Ventajas
Facilidad de implementacin del conjunto de instrucciones Compatibilidad hacia adelante y hacia atrs de nuevas CPUs Facilidad de programacin Puede ser menor la complejidad del compilador

Desventajas
La complejidad del conjunto de instrucciones crece Las instrucciones de longitud variable reducen el rendimiento del sistema Inclusin de instrucciones que raramente se usan

Arquitectura RISC Arquitectura de Computadora de Conjunto de Instrucciones Reducidas (Reduced Instruction Set Computer RISC) Las CPUs RISC se ocupan de un nmero menor de instrucciones comparado con las CPUs en la arquitectura CISC. Los factores y condiciones que impulsaron el desarrollo de los procesadores RISC fueron:
Reduccin de las brechas en velocidad entre la CPU y la memoria

Comprensin de la efectividad de instrucciones simples y complejas

Segmentacin (Pipelining) Velocidad de la memoria Problemas con latencia de la Instruccin

Problemas de dependencia mutua entre instrucciones

Super Segmentacin Super Procesador Escalar

Arquitectura RISC

Caractersticas de la Arquitectura RISC

Pequeo conjunto de instrucciones Poseen un nmero significativamente menor de instrucciones

Instrucciones simples
Instrucciones de longitud fija La mayora de las instrucciones son de la misma longitud, lo que permite que una instruccin se busque con una operacin individual Predominan las instrucciones que se ejecutan en un ciclo de mquina La mayora de las instrucciones se ejecutan en un solo ciclo, esto permite la implementacin de la segmentacin (Pipelining) Procesamiento de segmentacin Los procesadores RISC tienen la capacidad de manejar varias instrucciones al mismo tiempo, por medio de la tcnica de segmentacin o lnea de trabajo

Arquitectura RISC

Causas de la Latencia
Instrucciones requieren ms de un ciclo de mquina Instrucciones de longitud variable Instrucciones de punto flotante Acceder a operandos desde memoria en vez que desde registros Acceder a un recurso compartido

El problema de la Dependencia Mutua

La dependencia mutua entre instrucciones impone un orden secuencial en la ejecucin La dependencia mutua puede degradar el rendimiento de un procesador RISC Los procesadores RISC emplean la programacin de instrucciones (instruction scheduling) para minimizar la degradacin en rendimiento

Arquitectura RISC

Ventajas
Se incrementa la velocidad debido a un conjunto de instrucciones ms simple. Hardware ms simple debido a instrucciones ms sencillas que requieren menos espacio en el chip El ciclo de diseo ms corto resulta en un diseo efectivo, costos controlados de desarrollo y tiempo de salida al mercado ms corto.

Desventajas
Excesiva dependencia en la efectividad del compilador La depuracin de los programas se hace difcil por la programacin de instrucciones Se incrementa el tamao del cdigo de lenguaje mquina Necesidad de memoria rpida

Arquitectura RISC y CISC

Entidad
Fabricante Registros

VAX-11
Digital 16 PG 2^32 bytes

Intel Pentium
Intel 8 PG 8 PE 2^46

UltraSparc
Sun 100+ PG 64 PF 2^64

Power PC
Apple, IBM y Motorola 32 PG 64bit 2^64

Espacio de direcciones Virtuales

Modos de direccionamiento

Mltiple modos de direccionamiento Cualquier instruccin puede usar cualquier modo de direccionamiento

Mltiple modos de direccionamiento Direccionamiento de registro base con cualquier registro de PG

Inmediato Registro directo , indirecto e indexado Memoria Directa

Inmediato Registro directo, indirecto e indexado Direccionamiento absoluto y relativo

Conjunto de Instrucciones

Ms de 400

Menos de 100

Arquitectura RISC y CISC

Fin