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SISTEMAS

DIGITALES II
FIEC00745
FACULTAD DE INGENIERIA EN
ELECTRICIDAD Y COMPUTACION
Ing. Ronald Ponguillo Intriago
rponguil@espol.edu.ec

CAPITULO 1

Diseo Intuitivo de Sistemas


Digitales
Ing. Ronald Ponguillo Intriago
rponguil@espol.edu.ec

Temas a tratar

Introduccin.

VHDL circuito SWAP

Circuito SWAP

Ing. Ronald Ponguillo Intriago

Introduccin

Las tcnicas manuales de diseo no son usadas


actualmente, pero ayudan mucho para desarrollar la
intuicin para entender como operan los Sistemas
Digitales.

Adems, las tcnicas manuales del diseo


proporcionan una ilustracin de los tipos de
manipulaciones que pueden ser realizados
actualmente por herramientas CAD, dando nos una
apreciacin de los beneficios proporcionados por
automatizacin del proceso del diseo
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Ing. Ronald Ponguillo Intriago

1.

7400 - NAND/2 In

23.

74138 - Dec/3-a-8

2.

7402 - NOR/2 In

24.

74139 - Dec/2-a-4

7404 - NOT

25.

74143 - Cont/Latch/Dec-Driver

4.

7408 - AND/2 In

26.

74147 - Cod-Prior/10-a-4

5.

7410 - NAND/3 In

27.

74150 - Mux/16-a-1

6.

7411 - AND/3 In

28.

74151 - Mux/8-a-1

7.

7414 - NOT/Sch. Trigger

29.

74153 - Mux/4-a-1

8.

7420 - NAND/4 In

30

74154 - Dec/4-a-16

9.

7421 - AND/4 In

31.

74157/158 - Mux/2-a-1

10.

7427 - NOR/3 In

32.

74160/161/162/163 - Cont/Bin-Dec

11.

7430 - NAND/8 In

33.

74169 - Cont/Up-Down

12.

7432 - OR/2 In

34.

74174/175 - 6/4 FF/D

13.

7442 - Dec/BCD-a-Dec

35.

74181 - ALU

14.

7447/48 - Decoder-Driver

36.

74184 - Conv-Cod/BCD-Bin

15.

7470 - FF/JK

37.

74185 - Conv-Cod/Bin-BCD

16.

7474 - FF/D

38.

74190/191/192/193 - Cont/Up-Down/Bin-BCD

17.

7483/183/283 - Sumador

39.

74194 - Reg/Universal

18.

7485 - Comparador

40.

74240/241/244 - 8 Buffer/3-state Out

19.

7486 - XOR

41.

74260 - NOR/5 In

20.

7489/189/289 - RAM

42.

74279 - Celdas bin.

21.

74125 - 4 Buffer/3-state out

43.

74374 - 8 FF/D/3-state out

22.

74133 - NAND/13 In

44.

74377/378/379 - 8/6/4 FF/D con Enable

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Diseo intuitivo por Particin Funcional


de un Sistema Digital para intercambiar
los datos de dos registros

El diseo por Particin Funcional consiste en una


apropiada conexin de los componentes entre si,
con el fin que el conjunto de componentes
interconectados realice la operacin deseada.

Cuando el circuito Controlador del Sistema Digital


es tambin implementado por Particin Funcional,
este mtodo de diseo se llama intuitivo porque
requiere tanto de conocimiento de los componentes
digitales como de mucha intuicin.
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Ing. Ronald Ponguillo Intriago

Ing. Ronald Ponguillo Intriago

Los Sistema Digitales muy a menudo contienen un


conjunto de registros para almacenar los datos.
Todos los registros estn conectados a un bus para
transferir los datos desde y hacia registros

Un Sistema Digital real puede tener otros circuitos


conectados al bus. Por lo tanto, los datos que se
almacenan en los registros pueden provenir de
otros circuitos. Es por esto que la salida de cada
registro debe ser conectada al bus por medio de un
buffer de tres estados de n-bit.
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Cuando se desea almacenar el dato en un registro,


el circuito de Control manda la seal de
habilitacin Rin al registro el cual se va a cargar

El circuito de Control tambin produce las seales


de habilitacin de salida Rout de los buffer cuando
se desea sacar el dato desde algn registro

Este sistema puede ser utilizado de varias maneras.


Los datos pueden cargarse desde afuera,
transferirse de un registro a otro o a otros,
intercambiarse entre los registros.
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Sistema Digital SWAP

Asumimos que tenemos solo tres registros, R1, R2 y


R3.

Disearemos el circuito de control que permita


realizar una sola funcin intercambiar (swap) el
contenido de los registros R1 y R2 usando el
registro R3 para almacenamiento temporal

Realizaremos la operacin en tres pasos

Primero transferimos el contenido de R2 a R3


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Luego transferimos el contenido de R1 a R2.

Finalmente, transferimos el contenido de R3 a R1


transferimos el contenido de R2 a R3

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Implementacin del circuito


Controlador
R 2o ut

w
Clock

Q
Q

, R 3i n

R 1o ut

, R 2i n

Q
Q

Reset
Figure 7.57
13

A shift-register control circuit.


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R 3o ut

Q
Q

, R 1i n

Cdigo VHDL para el circuito SWAP.

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Debemos describir en VHDL cada uno de los


subcircuitos: registros de sostenimiento, buffer de
tres estados y el registro de desplazamiento que
usamos como circuito de control. Para poder variar
el nmero de bits de los datos utilizamos el
parmetro genrico generic n.

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El registro reg es un registro especial con Mux de 2a-1 en las entradas de datos. Solo cuando Rin = 1 el
registro carga los datos externos con el flanco de
subida de Clock.

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La arquitectura usa la sintaxis (others => Z) para


especificar que la salida de cada buffer estar en
estado de alta impedancia Z si la entrada de
habilitacin En = 0. Sino la salida Sal es igual a la
entrada Ent.

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El nmero de flip-flops es definido por el parmetro


generic k.

La operacin de desplazamiento a la derecha esta


definida con for loop.

for loop es una declaracin secuencial que permite


especificar un nmero fijo de repeticiones en una
descripcin del diseo por comportamiento (que
ejecuta una serie de declaraciones secuenciales
mltiples veces).

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Para usar los circuitos ya descritos en cdigo VHDL


como subcircuitos de diferentes sistemas digitales
mas grandes se requiere declarar cada uno como un
component. Para esto instanciamos un package
llamado componentes en el cual se encuentran
todos los circuitos descritos.

package es la unidad de diseo que especifica un


conjunto de declaraciones que puede incluir atributos,
componentes, constantes, archivos, tipos, etc.

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Ing. Ronald Ponguillo Intriago

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Este package podemos luego usarlo en la


descripcin de un Sistema Digital ms complejo. Lo
puede guardar en la carpeta con cualquier nombre
(por ejemplo, work).

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Al inicio de la descripcin de architecture indicamos


todas las signal, que son alambres internos que
interconectan los subcircuitos entre si.

Luego describimos como estn conectados todos


los componentes del Sistema.

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Generic map es usada para asignar los valores de


los parmetros genricos de los componentes.

Port map es usada para asociar seales de port de


cada componente con port y signal de otros
componentes del Sistema.

Para poder inicialmente cargar los registros


externamente agregamos las seales de control para
los tres registros RinExt.

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Este cdigo no puede ser procesado por el


compilador de Max+plusII VHDL porque este ltimo
no permite conectar juntas las salidas de los buffer
de tres estados descritos en VHDL. Con los buffer
como componentes discretos si se puede hacer esta
conexin

Para poder compilar el cdigo


reemplazar los buffer por los Mux.

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se

requiere

Bus

Rl

Rl

R1

R2

Rl

Clock
Data
Multiplexers
jR

Figure 7.60
29

Using multiplexers to implement a bus.


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Rk

Demo Simulacin

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